基于Avalon總線接口的UPFC控制器IP核設(shè)計(jì)
3 系統(tǒng)驗(yàn)證
使用Quartus5.1對UPFC控制器IP核的Verilog程序進(jìn)行綜合時,可選用Altera公司的CycloneIIEP2C35評估板。該板有33216個邏輯單元,105個M4k存儲模塊,35個18×18乘法單元,4個PLL和475個I/O腳。UPFC控制器IP核在Quartus 中編譯通過,即可利用波形編輯器對其進(jìn)行功能仿真。圖3是其功能仿真波形。實(shí)際上,Quartus提供有嵌入式邏輯分析儀SignalTap II,可以對輸出信號進(jìn)行實(shí)時測試。在實(shí)際監(jiān)測中,通過SignalTap II可將測得的樣本信號暫存于目標(biāo)器件的嵌入式RAM中,然后通過器件的JTAG端口和USB Blaster下載線將采得的信息傳出,并送入主機(jī)進(jìn)行分析。圖4為UPFC控制器IP核輸出的實(shí)際波形圖。
4 結(jié)束語
本UPFC控制器IP能使輸出正弦波頻率跟電網(wǎng)頻率保持一致,且輸出正弦波的幅值和相位可根據(jù)需要進(jìn)行調(diào)節(jié);輸出的三角載波的頻率、幅值和相位保持不變。同時,將UPFC控制器IP核和Nios II相結(jié)合還可提高系統(tǒng)的抗干擾能力。
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