基于TMS320C6701控制AD9852的接口電路設計

３．１ 參考時鐘信號

實現多片ＡＤ９８５２芯片同步的首要要求是每個ＡＤ９８５２的輸入參考時鐘之間必須有最小的相位差。本系統(tǒng)要求用一個時鐘信號源產生四路相干時鐘分別分配給ＥＰＬＤ和三片ＡＤ９８５２，這給保證時鐘信號的驅動能力和信號完整性帶來了難度。本系統(tǒng)的解決辦法是將溫補晶振產生的信號首先傳送到一個零延遲時鐘驅動芯片ＣＹ２３０５的輸入端，再由該芯片輸出四路同步時鐘信號，其中一路時鐘直接供給ＥＰＬＤ，其它三路時鐘分別輸入給三個ＭＡＸ９３７１芯片，此芯片把輸入的單端ＬＶＴＴＬ電平時鐘轉化成差分ＬＶＰＥＣＬ電平時鐘后，再分別輸入給三片ＡＤ９８５２芯片。為了使輸入到每個ＡＤ９８５２的參考時鐘信號的延遲時間保持一致，需要采用蛇形差分對的走線方法精心布線，使參考時鐘ＰＣＢ走線距離相同。本系統(tǒng)ＡＤ９８５２的參考時鐘之所以采用差分輸入模式，是因為它不僅可以抑制時鐘信號上的共模噪聲，而且它還具有最小的抖動率和更短的上升和下降時間（小于１ｎｓ）。 ３．２ 更新時鐘信號

在對ＡＤ９８５２進行控制編程時，寫入ＡＤ９８５２的數據首先被緩存在內部的Ｉ／Ｏ緩沖寄存器中，不會影響到ＡＤ９８５２的工作狀態(tài)；只有當ＡＤ９８５２的更新時鐘信號的上升沿到來時，觸發(fā)Ｉ／Ｏ緩沖寄存器把數據傳送給內部控制寄存器以后才改變ＡＤ９８５２的工作狀態(tài)。更新時鐘信號的產生有兩種方式，一種是由ＡＤ９８５２芯片內部自動地產生，用戶可以對更新時鐘的頻率進行編程來產生固定周期的內部更新時鐘；另一種是由用戶提供外部更新時鐘，此時ＡＤ９８５２ Ｉ／Ｏ ＵＤ引腳為輸入引腳，由外部控制器提供信號。

在同時寫入三片ＡＤ９８５２內部的頻率和相位控制寄存器的過程中，為了防止因數據建立和保持時間的原因而出現編程信息傳輸錯亂，使ＡＤ９８５２的輸出信號失去同步，本系統(tǒng)使用由ＥＰＬＤ提供的同一個外部更新時鐘信號。若使用ＡＤ９８５２內部更新模式，盡管可以簡化系統(tǒng)設計，但因為ＡＤ９８５２內部時鐘頻率較高，會受到ＡＤ９８５２接口速率的限制使ＡＤ９８５２的控制時序不易控制。對外部更新時鐘信號的ＰＣＢ布線同參考時鐘的要求一樣，必須使它的上升沿同時到達每片ＡＤ９８５２。

３．３ 復位信號

該系統(tǒng)三片ＡＤ９８５２AD9852使用同一個復位信號，它在系統(tǒng)上電后和發(fā)送控制數據之前由ＥＰＬＤ產生，對ＡＤ９８５２的所有寄存器進行初始化，使相位累加器的狀態(tài)被設置為初始零相位，使三片ＡＤ９８５２輸出信號相位同步有個參考起始點；它也可以控制ＡＤ９８５２內部的１４位相位調整控制寄存器，根據實際需要使它們輸出的模擬信號之間保持一定相位差，它調整相位的精度可達到０．０２２°。

３．４ 參考時鐘信號倍頻

輸出頻率較低的溫補晶振性價比較高，當使用它產生參考時鐘信號時，需要使用ＡＤ９８５２片內參考時鐘倍頻器的鎖相環(huán)電路，實現４～２０倍頻后才成為系統(tǒng)時鐘信號，這使多片ＡＤ９８５２芯片同步工作的問題變得復雜了，這是因為ＡＤ９８５２內部的鎖相環(huán)工作有兩個狀態(tài)：鎖定狀態(tài)和獲得鎖定狀態(tài)。在鎖定狀態(tài)，系統(tǒng)時鐘信號和輸入的參考時鐘信號可以保持同步。但當給ＡＤ９８５２發(fā)送控制指令時，其參考時鐘倍頻器工作后的一小段時間內，鎖相環(huán)不能立刻鎖定，它工作在獲得鎖定狀態(tài)，此時傳送到ＡＤ９８５２的相位累加器的系統(tǒng)時鐘周期個數是不可控的，直接導致三片ＡＤ９８５２輸出的信號之間相位不能同步，因此一定要等待鎖相環(huán)工作在鎖定狀態(tài)以后，再更新ＡＤ９８５２內部的頻率或相位等控制字。ＡＤ９８５２片內鎖相環(huán)鎖定的典型時間約為４００μｓ，由于每個ＡＤ９８５２的鎖定時間不盡相同，建議至少留出１ｍｓ時間給鎖相環(huán)鎖定。

３．５ 數據總線和地址總線信號

ＴＭＳ３２０Ｃ６７０１TMS320C6701的數據總線和地址總線需要同時與ＥＰＬＤ和三片ＡＤ９８５２相連接，為了提高總線的驅動能力，ＤＳＰ輸出的總線需要通過ＴＩ公司的ＳＮ７４ＬＶＴＨ１６２２４５芯片進行驅動后才能與這些異步接口的器件相連接。但是，這樣直接加上驅動的數據總線和地址總線被三片ＡＤ９８５２分時復用會帶來另一個潛在的問題，即復用的總線給多片ＡＤ９８５２之間提供了一個互相耦合的電氣通道，使它們的模擬輸出信號之間的隔離度可能達不到６０ｄＢ的系統(tǒng)指標要求，故需要進一步改進。本系統(tǒng)采用的方法是使被復用的ＴＭＳ３２０Ｃ６７０１總線上的每一路信號首先驅動ＳＮ７４ＬＶＴＨ１６２２４５上的四個輸入端，這樣就可以從它的輸出端得到四個被相互隔離的四路相同信號，然后再各自加端接匹配電阻，對每路信號進行匹配后再接到各自的終端。這樣不僅解決了信號隔離問題，還很好地解決了一路信號線因驅動多路終端所引起的傳輸阻抗不匹配的問題。 ４ ＡＤ９８５２的操作控制時序

（１）給系統(tǒng)上電，ＤＳＰ控制ＥＰＬＤ產生復位信號ＲＥＳＥＴ，此信號需要至少保持１０個參考時鐘周期的高電平；

（２）依次給每個ＡＤ９８５２發(fā)送控制字，使每個ＡＤ９８５２工作狀態(tài)由缺省的內部更新時鐘模式改變成外部時鐘更新模式；

（３）將ＡＤ９８５２時鐘倍頻器工作的控制字依次寫入每個ＡＤ９８５２的Ｉ／Ｏ緩沖寄存器中，ＥＰＬＤ產生外部更新時鐘的同時更新每個ＡＤ９８５２內部控制寄存器；

（４）至少等待１．０ｍｓ時間使ＡＤ９８５２內部鎖相環(huán)鎖定。內部鎖相環(huán)鎖定后，ＤＳＰ就可以發(fā)送有關信號波形參數給每片ＡＤ９８５２，對它們的內部控制寄存器內容進行同步更新，使三片ＡＤ９８５２輸出同步的模擬信號。

采用ＤＳＰ控制ＤＤＳ的方法完成的雷達信號模擬器已經得到了應用，結果證明該模擬器輸出的三路信號波形同步，具有很高的距離和速度分辨率。另外，ＤＤＳ技術具有的靈活可編程特性使得上述結構的模擬器還可以有其它應用，只要改變ＤＳＰ控制程序，就可以根據需要產生三路同步的各種信號波形。