論NIOS-II系統(tǒng)中A/D數(shù)據(jù)采集接口的設(shè)計(jì)與實(shí)現(xiàn)

　　由ADC0804的時(shí)序可知，轉(zhuǎn)換過(guò)程由一個(gè)寫(xiě)信號(hào)啟動(dòng)，轉(zhuǎn)換完成后，輸出INTR信號(hào)，此時(shí)可以讀取數(shù)據(jù)。之后即可進(jìn)入下一個(gè)轉(zhuǎn)換周期。由ADC0804的轉(zhuǎn)換時(shí)間可知，其最大采集頻率為10KHz，只要用戶設(shè)置的采樣頻率不超過(guò)這個(gè)數(shù)值，ADC0804就可以正常的工作。因此設(shè)計(jì)時(shí)要注意兩點(diǎn)：①寫(xiě)信號(hào)的頻率要低于ADC0804的最大轉(zhuǎn)換頻率；②在寫(xiě)信號(hào)之后至少要有100ms的時(shí)延，才能輸出讀信號(hào)。

　　在此，提出兩種方法來(lái)實(shí)現(xiàn)ADC0804的控制信號(hào)時(shí)序：①主動(dòng)模式—控制電路啟動(dòng)A/D轉(zhuǎn)換后，在INTR信號(hào)的作用下，輸出讀信號(hào)，同時(shí)從ADC0804的數(shù)據(jù)總線上讀入數(shù)據(jù)，之后輸出一個(gè)寫(xiě)信號(hào)，開(kāi)始下一次轉(zhuǎn)換。②被動(dòng)模式—ADC0804的讀寫(xiě)信號(hào)完全由控制電路按照固定的時(shí)序產(chǎn)生，與其自身輸出無(wú)關(guān)。

　　數(shù)據(jù)接口

　　相對(duì)于AVALON總線信號(hào)來(lái)說(shuō)，A/D采樣的速率非常低，而且，AVALON總線的接口信號(hào)和ADC0804數(shù)據(jù)輸出的接口信號(hào)時(shí)序不一致。因此，要實(shí)現(xiàn)滿足要求的數(shù)據(jù)通道，要做到兩點(diǎn)：①數(shù)據(jù)緩沖，實(shí)現(xiàn)速率匹配；②信號(hào)隔離，實(shí)現(xiàn)接口時(shí)序的轉(zhuǎn)換。解決這兩點(diǎn)，可以將兩端口通過(guò)一個(gè)異步的FIFO連接，該FIFO應(yīng)該是可以在不同的時(shí)鐘信號(hào)下進(jìn)行異步的讀寫(xiě)。這樣的一個(gè)FIFO的實(shí)現(xiàn)可以在Quartus-II里面用ALTERA公司提供的FIFO Core進(jìn)行定制。在本設(shè)計(jì)中，定制的FIFO模塊如圖3。

圖3 FIFO模塊