跟蹤雷達的高速實時信號處理系統(tǒng)研究與設計

1 引 言

跟蹤雷達是重要的現(xiàn)代雷達體制之一，可以對目標進行連續(xù)跟蹤并獲取目標航跡信息，以便進行瞄準計算。為了實現(xiàn)跟蹤作用，要求波束的主瓣指向目標后，波束也必須連續(xù)跟隨目標移動，以保證天線波束的主瓣指向不斷地對準運動目標，并隨時測定目標的瞬時坐標數(shù)據(jù)，以實現(xiàn)天線對目標的跟蹤。隨著導彈、火箭、人造衛(wèi)星和宇航技術的發(fā)展，采用順序比較波瓣法的圓錐掃描天線體制已經(jīng)不能滿足跟蹤高速飛行器的要求。而單脈沖跟蹤由于采用同時比較波瓣法，獲取誤差信號迅速，跟蹤速度快，誤差信號只與接收到的幾個波束的回波脈沖幅度的相對值有關，不存在目標起伏干擾，因此角跟蹤精度高，抗干擾能力強，而且獲取目標距離信息的波束在天線軸向輻射最強，使得雷達的作用距離也遠。 跟蹤雷達對回波信號的特征提取和目標識別對數(shù)據(jù)的運算量和吞吐量都提出了特殊要求：即要求對和差通道正交兩路回波信號同時進行采集，并實現(xiàn)高速傳輸、實時大容量處理。因此，其對處理性能的高要求使得大規(guī)模實時并行數(shù)字信號處理得到廣泛應用。

文中介紹了基于多片ADSP-TS101芯片的某跟蹤雷達的高性能處理系統(tǒng)的設計。系統(tǒng)利用DSP軟件編程完成跟蹤雷達信號處理算法的實現(xiàn)，設計時充分利用ADSP-TS101芯片的內部資源，發(fā)揮其性能，合理地解決了高速數(shù)據(jù)率問題，在存儲雷達回波信號的同時，完成了對雷達回波信號高速實時的并行處理。

2 系統(tǒng)構成

系統(tǒng)為振幅和差單脈沖跟蹤雷達，在對目標的跟蹤時，只收到一個回波脈沖即可得到目標的全部信息(距離、仰角和方位角)。為了實現(xiàn)距離、角度上的高精度跟蹤，系統(tǒng)距離跟蹤采用數(shù)字式距離跟蹤，通過對雷達回波信號進行頻域分析，利用回波信號的相移或頻移與時延的對應關系得出距離信息。角度信息的提取和跟蹤采用比幅式單脈沖。系統(tǒng)將回波信號在AD板中進行采樣及中頻正交檢波后輸出I，Q兩路數(shù)據(jù)。在運算板中對數(shù)據(jù)做脈沖壓縮處理后提取目標的距離信息，再通過動目標檢測模塊，進行相參積累、求模、恒虛警處理就可以實時、有效、準確地檢測出目標的距離、速度以及相對于雷達的俯仰角、方位角和角誤差，其中俯仰角、方位角與角誤差是在差通道中分時處理獲取。該系統(tǒng)構成如圖1所示。

3 系統(tǒng)設計與實現(xiàn)

3.1硬件平臺

跟蹤雷達的處理系統(tǒng)硬件由A／D板、定時板、和差通道運算板組成。A／D板可通過A／D轉換器完成對外部和差兩路通道信號的模數(shù)轉換，并且在FPGA內對數(shù)字信號進行正交中頻檢波，緩存并送出到運算板。從A／D采樣精度和速度綜合考慮，選擇14 b的A／D轉換器，其采樣率可達到100 M，可以滿足系統(tǒng)對12 b有效位數(shù)和40 MHz采樣速率的要求。由于FPGA具有門陣列的高邏輯密度和高可靠性，使用FPGA實現(xiàn)正交中頻檢波具有更快的處理速度及良好的升級和擴展性。定時板是由一片AT91RM9200和一片F(xiàn)PGA構成的，其中AT91RM9200起控制作用，他通過從RS 422串口接收到外部主機的控制命令，對內部系統(tǒng)進行控制，同時根據(jù)從和差通道運算板傳人的距離、速度、角誤差等數(shù)據(jù)，產(chǎn)生相應的控制命令。而FPGA主要功能是進行高速數(shù)據(jù)傳送，并由外部傳人的差分時序定時信號，產(chǎn)生AD板、和差通道板相應的定時信號。運算板通過FPGA完成與外界信息交互以及對DSP的運算控制，利用4片DSP芯片完成雷達信號處理，后將運算完的數(shù)據(jù)再由FPGA回傳到定時板，由此可見DSP在整個運算過程中起著核心的作用。

該系統(tǒng)的運算板將和差通道分開處理，和、差通道運算板采用同樣的設計，兩塊運算板計算之后進行綜合求取目標的方位信息?？紤]到系統(tǒng)的實際功能及通用性和可擴展性，運算板采用1片F(xiàn)PGA與4片DSP組合構成，其組成框圖如圖2所示?；趯崿F(xiàn)功能和性能，所用FPGA為Cyclone II系列。而DSP采用AD公司新一代Tiger-SHARC結構的高性能定點／浮點數(shù)字信號處理器ADSP-TS101，他具有很強的數(shù)據(jù)處理能力和非常高的運算速度，片內有高達6 Mb的雙口RlAM。另外，多條相互獨立的總線和強大的通信能力，使其可以方便地構成性能更高的多處理器并行信號處理系統(tǒng)。運算板4片DSP以松耦合的鏈路方式進行無縫連接，每片DSP可單獨工作。在硬件設計時，前一片DSP的FLAG0引腳連到下一片DSP的中斷引腳IQR0，這樣就可以用中斷機制控制鏈路口的傳輸。每個DSP的其余中斷引腳和FLAG引腳都與FPGA相連，從而不直接相連的DSP之間可以通過FPGA進行通信。DSP1通過FLASH加載程序，DSP2，DSP3，DSP4的程序通過鏈路口串行加載。加載完成后，程序進入等待狀態(tài)，一直到中斷來到時，開始運行主程序，完成處理任務。

3.2軟件設計

軟件編程最重要的是軟件處理的高效性，因此在設計信號處理軟件時，要對每個模塊的運算高效性做詳細的分析。基于系統(tǒng)硬件構成，主要介紹對運算板2片DSP編程，完成對雷達回波信號的脈沖壓縮、動目標檢測(MTD)的運算實現(xiàn)。系統(tǒng)運算板中，DSP1通過并行總線使用DMA握手的方式讀入中頻解調后的和／差通道I、Q路數(shù)據(jù)，對數(shù)據(jù)進行脈沖壓縮。后將處理的數(shù)據(jù)按波門通過鏈路口1發(fā)送給DSP2。DSP2對脈壓數(shù)據(jù)經(jīng)過32個周期的積累后，采用FFT實現(xiàn)窄帶多普勒濾波器組，完成相參積累，并對結果進行求模、恒虛警處理，最后將處理結果通過鏈路口0傳送給DSP4。

系統(tǒng)中需對32個通道(周期)的數(shù)據(jù)依次進行脈壓后做相參積累和CFAR。為了實現(xiàn)并行處理，提高DSP處理速度，實現(xiàn)數(shù)據(jù)處理的連續(xù)性和等待數(shù)據(jù)傳輸時間的最小，在設計中將DMA傳輸與內核并行工作。具體做法是將DSP的輸人RAM邏輯上分成兩個大小相等的部分A和B。當外部數(shù)據(jù)向A(B)寫數(shù)據(jù)時，DSP從B(A)取出上一批已經(jīng)存人的數(shù)據(jù)，然后進行處理。其輸出RAM設置過程同輸入RAM。在實現(xiàn)中，DSP進行完初始化后，等待外部中斷的到來。外部中斷是告知DSP外部數(shù)據(jù)(雙口RAM中)已經(jīng)準備好，可以進行處理的握手信號。進人中斷后，先啟動DMA進行外部數(shù)據(jù)的輸入，同時內核進行對上一批輸人數(shù)據(jù)的運算，存入存儲區(qū)，把上一批的結果送入下一運算模塊。下面給出軟件設計流程圖，如圖3所示。

脈沖壓縮和MTD的實現(xiàn)都要用到FFT變換，為了在程序處理時最大可能地利用ADSP-TS101的總線資源，提高處理的速度，針對ADSP-TS101 6 Mb片上存儲區(qū)分為M0，M1，M2三個區(qū)域及其各區(qū)域可具有獨立總線的優(yōu)點，將程序代碼放在片上存儲區(qū)M0，旋轉因子及匹配濾波器系數(shù)放在M1，而輸入及輸出乒乓存儲區(qū)設置到M2，這樣在進行處理最耗時間的FFT／IFFT運算時，便可充分利用ADSP-TS101的指令并行優(yōu)勢。試驗證明，這樣設置比將所有參與運算的數(shù)據(jù)采用其他任何方式存放至少節(jié)省10％的指令周期。同時對FFT的旋轉因子及脈壓的匹配濾波器系數(shù)均事先放入存儲區(qū)，進一步減少所耗費的指令周期，提高了效率。利用ADSP-TS101雙運算模塊，單指令多數(shù)據(jù)(SIMD)的特點，在求模和CFAR的設計中，同時進行兩個距離單元的兩個通道的并行處理，大大縮短了算法的實現(xiàn)時間。程序從CFAR算法實現(xiàn)的優(yōu)化出發(fā)，可巧妙地避免重復的求和運算，減少算法的指令周期。

4 系統(tǒng)測試結果

上述設計在實際中得到了驗證，用模擬信號源產(chǎn)生脈沖重復周期為300μs的和差兩路線性調頻信號作為測試信號，然后將該信號送到被測系統(tǒng)中進行處理，最后通過串口將處理結果送到計算機中對目標信息進行觀察驗證。測試系統(tǒng)框圖如圖4所示。

在測試部分中，AD板正交檢波后以DMA握手方式將I，Q兩路數(shù)據(jù)打包后送到DSP1中進行脈壓，在一個脈沖發(fā)射周期內，外部數(shù)據(jù)DMA傳輸時間為40μs，脈壓完成需198 μs，通過鏈路口傳輸數(shù)據(jù)所需時間約為5.36μs，該實現(xiàn)過程共需40+198+5.36=243.36μs。在實行了運算與數(shù)據(jù)傳輸?shù)牟⑿刑幚砗髮嶋H處理時間縮小到約200μs，小于脈沖重復周期(300μs)。DSP2接收32通道數(shù)據(jù)需172 μs，相參積累的完成需118μs，求模和恒虛警的完成需336 μs，該實現(xiàn)過程共需172+118+336=626μs。同樣，實行并行處理后實際處理時間縮小，遠小于32個脈沖重復周期。由此看出，該系統(tǒng)滿足時間要求。圖5為測試一個目標的回波脈壓后的結果，(a)為Matlab仿真脈壓結果，(b)為DSP運行結果，二者誤差很小，主副瓣比約為-28 dB。圖6(a) 為MTD的結果，由x，y值可知目標fd為0，則速度為0，若每一個距離單元代表15 m，則目標在315 m。圖6(b)為CFAR結果，可檢測到目標在零通道的第21個距離單元處，與Matlab仿真結果相同。系統(tǒng)輸入幅度不同的和差兩路測試信號，其角誤差為0.006 34°，得到的實測角誤差為0.006 54°，誤差很小，角跟蹤精度高。這是由于系統(tǒng)對和差通道采用了相同的處理，減小了通道不一致性對測量的影響，提高了角跟蹤精度。

5 結語

本文以跟蹤雷達的處理系統(tǒng)設計為背景，利用ADSP-TS101的超高性能和內部資源，采用并行化和模塊化設計，將硬件平臺與軟件編程相結合，實現(xiàn)了對雷達信號的高速實時處理。對脈沖壓縮、MTD、CFAR的實現(xiàn)過程，特別是軟件設計過程中的具體問題進行了詳細的討論，最后給出一組測試結果，驗證了系統(tǒng)對目標距離跟蹤、角度跟蹤的可靠性和高效性。