基于FPGA的定時(shí)同步算法設(shè)計(jì)

5 算法實(shí)現(xiàn)

在Matlab仿真性能得到保證的前提下，文中對該算法進(jìn)行了硬件實(shí)現(xiàn)，并取得了良好的效果。算法硬件實(shí)現(xiàn)流程，如圖7所示。

信號源部分使用信號發(fā)生器產(chǎn)生300 MHz的BPSK信號，A/D采樣率為1.2 GHz，A/D直接對基帶信號以4倍的符號率采樣，匹配濾波的滾降系數(shù)為0.5，數(shù)字處理部分采用Xilinx公司的Virtex-4系列FPGA芯片。算法實(shí)現(xiàn)消耗8%的Slices以及14%的DSP48s。

使用Chipscope觀察，當(dāng)信噪比為15 dB時(shí)，定時(shí)同步前后的星座圖對比如圖8所示。

6 結(jié)束語

設(shè)計(jì)了基于數(shù)字濾波平方的全數(shù)字接收機(jī)定時(shí)同步方法，定時(shí)同步環(huán)路主要由定時(shí)誤差提取、定時(shí)控制與內(nèi)插濾波器3部分組成。其中定時(shí)誤差是由基帶采樣信號進(jìn)行離散傅里葉變換提取得到，并且文中設(shè)計(jì)了一種適用于高速通信下的并行實(shí)現(xiàn)結(jié)構(gòu)，內(nèi)插系數(shù)由定時(shí)控制模塊計(jì)算的小數(shù)間隔確定，從定時(shí)控制模塊計(jì)算出的整數(shù)間隔相當(dāng)于重采樣時(shí)鐘，對內(nèi)插后的信號進(jìn)行采樣，即可得到同步數(shù)據(jù)。數(shù)字濾波平方法屬于非數(shù)據(jù)輔助型，對載波不敏感，可以先于載波同步進(jìn)行，算法實(shí)現(xiàn)結(jié)構(gòu)屬于前饋式，適合于突發(fā)通信、運(yùn)算簡單、系統(tǒng)實(shí)現(xiàn)方便，Matlab仿真與硬件實(shí)現(xiàn)結(jié)果表明，該設(shè)計(jì)方案可以較好地解決定時(shí)問題。