FPGA最小系統(tǒng)之：實(shí)例2 在Xilinx的FPGA開(kāi)發(fā)板上運(yùn)行第一個(gè)FPGA程序

ModelSim和Synplify Pro是比較通用的第三方仿真和綜合軟件。在這里如果我們選擇了使用第三方的軟件進(jìn)行綜合及仿真的話，在后面執(zhí)行相應(yīng)步驟的時(shí)候ISE Navigator就會(huì)自動(dòng)尋找并打開(kāi)相應(yīng)的軟件。

（4）添加設(shè)計(jì)文件。

填寫(xiě)好FPGA型號(hào)和使用的綜合，仿真軟件后，單擊“Next”按鈕打開(kāi)如圖2.72所示的創(chuàng)建源文件對(duì)話框。

圖2.72 創(chuàng)建源文件對(duì)話框

在這個(gè)對(duì)話框里面，允許用戶為即將建立的工程創(chuàng)建一個(gè)新的源文件，并且這里只可以創(chuàng)建一個(gè)源文件。其他的要在工程建立以后創(chuàng)建，也可以在創(chuàng)建工程以后再建立所有的源文件。直接單擊“Next”按鈕，進(jìn)入如圖2.73所示的添加源文件對(duì)話框。

在這個(gè)對(duì)話框里面為即將建立的工程添加已經(jīng)存在的源文件。如果沒(méi)有現(xiàn)成的源文件，直接單擊“Next”按鈕，完成新工程的創(chuàng)建。

（5）完成工程創(chuàng)建。

在如圖2.74所示的新工程信息對(duì)話框中，列出了新建工程的相關(guān)參數(shù)及屬性。

在這個(gè)對(duì)話框里面顯示將要?jiǎng)?chuàng)建的工程的全部信息，確認(rèn)無(wú)誤后單擊“Finish”按鈕，Project Navigator將自動(dòng)創(chuàng)建一個(gè)名為sw_led的工程。如圖2.75所示是新工程的界面。

圖2.73 添加源文件對(duì)話框

圖2.74 工程信息對(duì)話框

圖2.75 工程創(chuàng)建后的界面

2．設(shè)計(jì)輸入

創(chuàng)建好工程以后就要為工程添加源文件了，具體方法如下。

為工程添加源文件有兩種方式，可以雙擊“Process View”對(duì)話框里面的“Create New Source”，也可以在“Module View”對(duì)話框里面的“xc3s400-4pq208”圖標(biāo)上面單擊鼠標(biāo)右鍵，選擇“New Source…”選項(xiàng)，如圖2.76所示。

圖2.76 添加源文件的兩種方式

選擇“New Source”，彈出如圖2.77所示的新建源文件對(duì)話框。

圖2.77 新建資源對(duì)話框

在右面的“File Name”欄里面填寫(xiě)要生成的源文件的名字，在“Location”欄填寫(xiě)源文件保存的路徑，一般位于工程文件夾里面，沒(méi)有特殊需要不必更改。另外一定要選擇“Add to project”選項(xiàng)，然后在左邊的一排圖標(biāo)里面選擇源文件的類(lèi)型后單擊“Next”按鈕，進(jìn)入如圖2.78所示的Verilog源定義對(duì)話框。

可以在上面的對(duì)話框里面輸入源文件的模塊名稱和管腳定義，也可以先不輸入，后面寫(xiě)程序的時(shí)候自己輸入。單擊“Next”按鈕，完成源文件的創(chuàng)建，在如圖2.79所示的對(duì)話框中列出了新建源文件的一些信息。

確認(rèn)信息無(wú)誤后，單擊“Finish”按鈕，ISE將生成名為sw_led.v的源文件，如圖2.80所示。

圖2.78 新建Verilog文件設(shè)置對(duì)話框

圖2.79 新建源文件信息對(duì)話框

圖2.80 添加新資源后工程界面

用戶可以在工作區(qū)中開(kāi)始進(jìn)行設(shè)計(jì)的輸入，也可參考實(shí)例代碼中的例程，將代碼直接復(fù)制到新建的Verilog文件下。輸入好程序以后，保存源文件，完成設(shè)計(jì)的輸入。