短波擴(kuò)頻猝發(fā)通信系統(tǒng)的DSP+FPGA設(shè)計(jì)方案

基于DSP+FPGA的硬件平臺(tái)

本系統(tǒng)采用TI公司的高性能浮點(diǎn)數(shù)字信號(hào)處理器TMS320VC33和定點(diǎn)的TMS320VC5509兩片DSP芯片作為系統(tǒng)的中央CPU，并采用ALTERA公司的Cyclone系列F

PGA設(shè)計(jì)出高速數(shù)字相關(guān)器，用于前端的信號(hào)同步與捕獲，三個(gè)芯片協(xié)同工作，并以此為主體架構(gòu)系統(tǒng)的整個(gè)硬件工作平臺(tái)。

主要芯片介紹

TMS320VC33是TI公司推出的高性能浮點(diǎn)運(yùn)算DSP芯片。由于其較高的性能價(jià)格比，使其應(yīng)用較為廣泛。它的結(jié)構(gòu)允許它以定點(diǎn)的速率完成浮點(diǎn)操作，因此非常適合于做高速高精度的浮點(diǎn)運(yùn)算，這一優(yōu)點(diǎn)對(duì)于像短波信道快速估值等實(shí)時(shí)性精確度要求特別高的數(shù)字信號(hào)處理應(yīng)用顯得尤為重要。TMS320VC5509處理器是TI公司最新推出的高性能低功耗定點(diǎn)數(shù)字信號(hào)處理器TMS320C55x系列中的一員。TMS320C55x系列是在C54x系列的基礎(chǔ)上發(fā)展起來(lái)的，能與C54x兼容，不僅增加了硬件資源，也優(yōu)化了資源管理。

TMS320VC5509運(yùn)行速度快，還可以進(jìn)行多種并行操作，片內(nèi)外設(shè)資源也比較豐富，與外圍設(shè)備的連接很方便，所以非常適合用來(lái)作控制用。根據(jù)上述兩種處理器的特點(diǎn)，綜合考慮系統(tǒng)的設(shè)計(jì)要求，我們把TMS320VC5509作為系統(tǒng)的主處理器，而TMS320VC33作為其協(xié)處理器。

本文是采用Cyclone系列芯片來(lái)實(shí)現(xiàn)數(shù)字相關(guān)器對(duì)采樣點(diǎn)值進(jìn)行一次相關(guān)，將相關(guān)結(jié)果送給中央處理器DSP，進(jìn)行下一步的同步和解擴(kuò)等處理。ALTERA公司的Cyclone器件具有專用電路，可以實(shí)現(xiàn)雙數(shù)據(jù)率（DDR）SDRAM和FCRAM接口。Cyclone器件最多有兩個(gè)鎖相環(huán)（PLL），共有六個(gè)輸出和四種層次化結(jié)構(gòu)，為復(fù)雜設(shè)計(jì)提供了強(qiáng)大的時(shí)鐘管理電路。

系統(tǒng)硬件模型框圖及概述

首先從電臺(tái)接收過(guò)來(lái)的基帶擴(kuò)頻信號(hào)是差分輸入的，先經(jīng)過(guò)一個(gè)1:1的隔離變壓器變?yōu)閱味溯敵?，再?jīng)過(guò)運(yùn)放將其抬高到直流電平以上，低通濾波后送到模數(shù)轉(zhuǎn)換器AD7492進(jìn)行采樣處理，采樣結(jié)果在FPGA中鎖存，并在FPGA內(nèi)部進(jìn)行希爾伯特變換和相關(guān)處理。在一個(gè)樣點(diǎn)間隔內(nèi)，進(jìn)行當(dāng)前樣點(diǎn)值的希爾伯特變換，同時(shí)并行地進(jìn)行前一個(gè)樣點(diǎn)的相關(guān)運(yùn)算。將相關(guān)結(jié)果分成四個(gè)部分，鎖存在對(duì)應(yīng)的四個(gè)地址中，由TMS320VC5509分四次依次讀取。由TMS320VC5509和TMS320VC33完成信號(hào)的捕獲和碼元的判決。將處理好的數(shù)據(jù)通過(guò)TMS320VC5509送到數(shù)模轉(zhuǎn)換器TLV5619中進(jìn)行數(shù)模轉(zhuǎn)換，轉(zhuǎn)換得到的模擬信號(hào)經(jīng)過(guò)低通濾波和運(yùn)放放大以后，再通過(guò)同樣的一個(gè)1:1的隔離變壓器變?yōu)椴罘州敵鏊偷綌U(kuò)頻電臺(tái)。如圖3所示為系統(tǒng)的核心部分。

TMS320VC5509和TMS320VC33的互通

本方案采用的是用DSP串口來(lái)實(shí)現(xiàn)TMS320VC5509和TMS320VC33之間的通信。由于TMS320VC5509的多通道緩沖串口遠(yuǎn)比TMS320VC33的串行口功能強(qiáng)大，設(shè)置靈活，所以在設(shè)計(jì)的時(shí)候我們就考慮將TMS320VC5509的串口設(shè)為主方，TMS320VC33的串口設(shè)為從方，連接圖如圖4所示。

將TMS320VC5509內(nèi)部采樣速率發(fā)生器的輸入?yún)⒖紩r(shí)鐘設(shè)置為CPU時(shí)鐘，通過(guò)對(duì)CPU時(shí)鐘的分頻來(lái)得到串口移位時(shí)鐘和幀同步信號(hào)，并由TMS320VC5509提供收發(fā)雙方的移位時(shí)鐘，而幀同步信號(hào)則由發(fā)送方提供。同時(shí)將TMS320VC33設(shè)置為標(biāo)準(zhǔn)模式、固定速率的工作方式，與TMS320VC5509的串口匹配。通過(guò)雙方設(shè)置可以進(jìn)行每幀16bit或32bit的傳輸。這樣雙方DSP可以通過(guò)握手，采用中斷或查詢方式來(lái)進(jìn)行數(shù)據(jù)的高速收發(fā)，并且還可以靈活地對(duì)雙方串口的工作方式進(jìn)行改進(jìn)。

下面給出TMS320VC5509多通道緩沖串口及TMS320VC33串行口通信的關(guān)鍵程序段。

TMS320V

C5509多通道緩沖串口初始化程序:

MOV #0x0000，PORT(#SPCR2_1) ；采用多通道緩沖模式
MOV #0x0000，PORT(#SPCR1_1)
MOV #0x0040，PORT(#RCR1_1) ；接收每幀1個(gè)階段,每階段1個(gè)字，字長(zhǎng)
MOV #0X0001，PORT(#RCR2_1) ；16比特，不壓擴(kuò)，1比特延遲
MOV #0x0040，PORT(#XCR1_1) ；發(fā)送每幀1個(gè)階段,每階段1個(gè)字，字長(zhǎng)
MOV #0X0001，PORT(#XCR2_1) ；16比特，不壓擴(kuò)，1比特延遲
MOV #0x0003，PORT(#SRGR1_1) ；脈寬1個(gè)clkr/x，clkr/x為4分頻（最大）
MOV #0x200f，PORT(#SRGR2_1)
MOV #0x0B00，PORT(#PCR1) ； fsr設(shè)為輸入
MOV #0x0040，PORT(#SPCR2_1) ；GRST=1，啟動(dòng)采樣速率發(fā)生器
MOV #0x00c0，PORT(#SPCR2_1) ；FRST=1，啟動(dòng)幀同步
MOV #0x00c1，PORT(#SPCR2_1) ；XRST=1，啟動(dòng)發(fā)送器
MOV #0x0001，PORT(#SPCR1_1) ；RRST=1，啟動(dòng)接收器

TMS320VC33串行口初始化程序：

LDI @p0_addr，ar0 ；p0_addr=808040h 總體控制寄存器
LDI 331h，r1 　；FSX/DX 設(shè)定為輸出 CLKX設(shè)定為輸入
STI r1，*+ar0(2) ；FSX/DX/CLKX串口控制寄存器
LDI 111h，r1 ??；FSR/DR/CLKR設(shè)定為輸入
STI r1，*+ar0(3) ；FSR/DR/CLKR串口控制寄存器
LDI @p0_global，r1 ；00e940004h 固定速率 標(biāo)準(zhǔn)模式 16bit 　　STI r1，*ar0
LDI @buff_rec，ar7 ；接收緩沖區(qū)
LDI 020h，ie ；CPU串行端口0接收中斷啟用
STIR1，*+AR0(8)　；AR0指向串行端口總體控制寄存器(00808040h)

結(jié)束語(yǔ)

現(xiàn)代通信技術(shù)和超大規(guī)模集成電路以及高速信號(hào)處理器的高速發(fā)展，使得短波猝發(fā)擴(kuò)頻通信在軍事通信中極具潛力。本文給出了一種DS-QPSK短波擴(kuò)頻猝發(fā)通信的系統(tǒng)實(shí)現(xiàn)方案，并運(yùn)用TMS320VC33、TMS320VC5509和ALTERA公司的Cyclone系列FPGA構(gòu)建的硬件平臺(tái)進(jìn)行了DSP+FPGA的混合硬件實(shí)現(xiàn)，得到的系統(tǒng)性能已達(dá)到預(yù)期的要求，實(shí)現(xiàn)了數(shù)據(jù)的有效實(shí)時(shí)處理。