基于A(yíng)DSP-TS101S的雷達(dá)信號(hào)處理系統(tǒng)的設(shè)計(jì)

(4) 相參積累

可按矢量相加方式積累，積累幀數(shù)為16個(gè)；本設(shè)計(jì)采取滑窗方式保存本幀周期和前15個(gè)幀周期的視頻數(shù)據(jù)：積累后除以16就可以取得平均值。DSP4在做完相參積累后就將處理過(guò)的數(shù)據(jù)送往MTD板做后續(xù)處理。

1.4 MTD板

MTD板實(shí)現(xiàn)的主要功能包括MTD處理、CFAR處理和非相參積累。

(1) MTD處理

MTD處理主要包括8點(diǎn)FFT程序和求模兩部分。圖3所示是其結(jié)構(gòu)原理圖，其中求?？刹捎萌缦陆乒剑?/p>

該算法可在DSP1中完成，處理結(jié)果送入DSP2。

(2) CFAR處理

本系統(tǒng)中采用的算法框圖如圖4所示，CFAR處理的參考單元數(shù)N為35，前后各16個(gè)距離單元。

該算法在DSP2中完成后，將處理結(jié)果送到DSP3。

(3) 非相參積累

常用的非相參積累有單極點(diǎn)積累器、雙極點(diǎn)積累器、滑窗積累平均積累等，本文采用簡(jiǎn)單的滑窗平均積累，其中Ns=8，Mr為總點(diǎn)數(shù)。那么：

該算法以及下面模塊中的前半部分均在DSP3中實(shí)現(xiàn)。

(4) 輸出模塊

通過(guò)輸出模塊先完成浮點(diǎn)轉(zhuǎn)定點(diǎn)，再乘以適當(dāng)系數(shù)將數(shù)據(jù)范圍壓縮到10位，然后把大于零的振幅數(shù)據(jù)輸出到D／A的視頻數(shù)據(jù)，并用前幀同步作為中斷，利用DSP的DMA0來(lái)將數(shù)據(jù)傳至FPCA，再將FPGA鎖存后的lO位視頻信號(hào)輸出到DAC。DAC選用具有10位有效數(shù)據(jù)位、125MSPS轉(zhuǎn)換速率的高速器件AD9750，將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)后，可由OPA692F運(yùn)算放大器驅(qū)動(dòng)，并由視頻電纜輸出，以分別接到主機(jī)和顯示設(shè)備。

2 系統(tǒng)設(shè)計(jì)注意事項(xiàng)

2.1 時(shí)鐘

由于本系統(tǒng)是由多片ADSP-TS101組成的系統(tǒng)，所以由40 MHz晶振產(chǎn)生的時(shí)鐘信號(hào)不能直接接到各DSP和FPGA，而應(yīng)該通過(guò)驅(qū)動(dòng)后再接到各DSP，且時(shí)鐘信號(hào)到各DSP的距離應(yīng)該盡可能接近。本系統(tǒng)中采用的時(shí)鐘驅(qū)動(dòng)芯片為IDT49FCT805。另外，在PCB布線(xiàn)時(shí)，應(yīng)該將時(shí)鐘信號(hào)盡量布在地層，并對(duì)其加以保護(hù)。

2.2 電源

ADSP-TS101有三個(gè)電源，其中數(shù)字3.3 V用于I／O供電；數(shù)字1.2 V用于DSP內(nèi)核供電；模擬1.2 V為內(nèi)部鎖相環(huán)和倍頻電路供電。運(yùn)行時(shí)要求數(shù)字3.3 V和數(shù)字1.2 V應(yīng)同時(shí)上電。若無(wú)法嚴(yán)格同步，則應(yīng)保證內(nèi)核電源1.2 V先上電，I／O電源3.3 V后上電。本系統(tǒng)在數(shù)字3.3V輸入端并聯(lián)了一個(gè)大電容，而在數(shù)字1.2V輸入端并聯(lián)了一個(gè)小電容，其目的就是為了保證3.3V充電時(shí)間大于1.2V充電時(shí)間，以解決上述問(wèn)題。系統(tǒng)用主機(jī)送來(lái)的5 V電壓經(jīng)過(guò)TPS54350得到3.3 V和1.2 V的電壓。各片DSP的數(shù)字1.2 V電源各由一片TPS54350供給。6片DSP內(nèi)部模擬1.2 V則由同一DSP芯片的VDD (1.2 V)經(jīng)濾波網(wǎng)絡(luò)后提供。FPGA的I／O電源為3.3 V，可由電源轉(zhuǎn)換后直接使用，其2.5 V核電壓應(yīng)該單獨(dú)由一片TPS54350來(lái)輸出供電。

2.3 ADSP—TS101S的復(fù)位

TigerSHARC DSP的上電復(fù)位較為特殊，在設(shè)計(jì)時(shí)應(yīng)充分引起重視。該DSP的上電復(fù)位波形要求如圖5所示。這里應(yīng)當(dāng)注意的是，tstart_LO在供電穩(wěn)定之后，還必須大于1 ms才能進(jìn)行操作：而tpulsel_HI則必須大于50個(gè)系統(tǒng)時(shí)鐘周期且小于100個(gè)系統(tǒng)時(shí)鐘周期；tpulse2_LO必須大于100個(gè)系統(tǒng)時(shí)鐘周期。

該DSP上電后正常復(fù)位時(shí)，低電平持續(xù)時(shí)間必須大于100個(gè)系統(tǒng)時(shí)鐘周期。本系統(tǒng)采用Altera公司的FPGA EPlK100來(lái)產(chǎn)生上電復(fù)位波形和時(shí)序控制。由于EPlK100需要一個(gè)配置芯片，而且它和DSP存在一個(gè)上電先后的問(wèn)題。也就是說(shuō)，在上電后，如果FPGA芯片在進(jìn)行配置文件的讀入時(shí)，DSP上電仍未穩(wěn)定，則應(yīng)充分延長(zhǎng)tstart_LO的低電平時(shí)間，以避免上電未穩(wěn)定而FPGA上的波形已經(jīng)結(jié)束。因此，應(yīng)保證DSP上電穩(wěn)定先于FPGA芯片配置文件的讀入，此問(wèn)題在系統(tǒng)設(shè)計(jì)時(shí)應(yīng)予以充分重視，否則DSP將無(wú)法正常工作。

3 結(jié)束語(yǔ)

本文詳細(xì)地介紹了雷達(dá)信號(hào)處理的各種算法在A(yíng)DSP-TS101中的實(shí)現(xiàn)方法。該系統(tǒng)充分利用了ADSP-TS101S高速的運(yùn)算能力及數(shù)據(jù)吞吐量。文中討論了DSP應(yīng)用過(guò)程中的時(shí)鐘設(shè)計(jì)、電源設(shè)計(jì)和DSP復(fù)位問(wèn)題，因而具有一定的工程指導(dǎo)意義。實(shí)踐表明，由ADSP—TS101S構(gòu)成的系統(tǒng)硬件結(jié)構(gòu)簡(jiǎn)單，軟件編寫(xiě)方便，而且成本較低。目前，該系統(tǒng)已成功應(yīng)用于某雷達(dá)信號(hào)處理機(jī)中。