Giga ADC 介紹及雜散分析(下)

3.4雜散信號的優(yōu)化

為了達到最佳的輸出雜散性能，在Giga ADC，主要采用了校準環(huán)路，來優(yōu)化輸入電路的偏置誤差、增益誤差。如下圖所示，在校準前后，ADC的性能可以優(yōu)化10dBc以上。

同時，當Giga ADC工作在DES mode，兩路采樣時鐘間的skew對于Fs/2- fin的雜散非常重要；芯片提供了兩路采樣時鐘的skew調整功能，可以通過寄存器的配置來降低Fs/2 - fin的雜散，如下圖所示。

除此之外，ADC的外部輸入電路設計也需要盡量優(yōu)化，確保兩路差分電路的平衡一致，阻抗的匹配。Giga ADC提供了DESI，DESQ，DESIQ，DESCLKIQ等幾種DES模式下輸入結構；綜合輸入平坦度，插入損耗和最終的ADC性能測試結果，DESIQ模式的性能最佳，并且推薦采用多層Balun和以下的輸入電路。

4、結論

本文主要介紹了TI Giga ADC采用的架構，通過這一先進的架構，TI實現(xiàn)了業(yè)界最高采樣率的12bit/10bit ADC，并被廣泛使用到了衛(wèi)星、雷達、微波等通信領域。同時本文也分析介紹了Giga ADC中的輸出雜散的形成原因，以及相應的優(yōu)化措施。

5、參考資料

[1] ADC08D1520 Datasheet

[2] Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems， Naoki Kurosawa， etc. 2001， IEEE

[3] A 1.8-V 1.6-GSample/s 8-b Self-Calibrating Folding ADC With 7.26 ENOB at Nyquist Frequency， Robert C. Taft， etc. 2004， IEEE

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