基于FPGA的LCD大屏幕拼接系統(tǒng)的設(shè)計(jì)

　　3.2.3 水平與垂直插值單元

　　根據(jù)公式(7)和(8)，水平與垂直插值有同樣的運(yùn)算，但是它們是并行執(zhí)行以提高整體的速度。水平與垂直插值的邏輯結(jié)構(gòu)由圖5所示，乘法器與加法器可以有效的完成輸入的數(shù)據(jù)的卷積與拼配相應(yīng)的4個(gè)加權(quán)系數(shù)來產(chǎn)生插值的電路。

　　

　　水平插值單元 垂直插值單元

　　圖5水平與垂直插值單元邏輯框圖

　　3.2.4虛擬像素緩存器

　　虛擬像素點(diǎn)是由垂直插值產(chǎn)生并存于虛擬像素緩存器中，在水平插值的過程被調(diào)用。一般來說，縮放比例會(huì)決定這緩存器輸入與輸出數(shù)據(jù)的速率，當(dāng)放大的時(shí)候，每個(gè)虛擬像素會(huì)被重新用于水平插值以致于垂直插入器數(shù)據(jù)速率會(huì)比水平的要低，相反的，在縮小的時(shí)候，虛擬像素由垂直插值過程產(chǎn)生的會(huì)比水平插值過程所需求的要多。為了調(diào)節(jié)不同的數(shù)據(jù)速率，設(shè)計(jì)虛擬像素緩存器如圖6所示，其中包含1個(gè)計(jì)數(shù)器，8個(gè)寄存器和緩存輸出控制電路。在插值放大的過程中，緩存器有時(shí)會(huì)延緩垂直插值，虛擬像素?cái)?shù)量比水平插值所需求的確定數(shù)量要多的時(shí)候，就會(huì)停止虛擬像素的產(chǎn)生。計(jì)數(shù)器則是記錄著最新產(chǎn)生的虛擬像素點(diǎn)的列地址并存于reg7.比較器和選擇器對比計(jì)數(shù)器和

　　圖6 虛擬像素緩存器

　　4、驗(yàn)證

　　算法的驗(yàn)證是基于Xilinx Virtex-4 FPGA開發(fā)平臺，對視頻分割模塊及延展式線性插值模塊分別進(jìn)行仿真，驗(yàn)證算法的正確性，再經(jīng)反復(fù)的優(yōu)化及測試，最后下載到開發(fā)板，驗(yàn)證輸出的視頻顯示效果是否能夠滿足視頻放大的應(yīng)用需求，完成LCD大屏幕拼接系統(tǒng)的設(shè)計(jì)。