基于FPGA+DDS的正弦信號發(fā)生器的設(shè)計

　　2.2相關(guān)電路設(shè)計

　　2.2.1 D/A轉(zhuǎn)換電路

　　位于波形輸出ROM后的D/A單元，是將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求的合成頻率的模擬量形式信號[4].由于儲存波形的ROM具有10 bit的輸出，所以采用10 bit的DAC將FPGA輸出的數(shù)字信號轉(zhuǎn)換成模擬信號。本系統(tǒng)采用ADI公司的10 bit COMS數(shù)模轉(zhuǎn)換芯片AD5432，AD5432的驅(qū)動電壓為3 V~5.5 V，具有50 MHz的串行接口、10 MHz的乘法帶寬、2.5 MS/s的更新速率，采用±10 V的參考輸入，輸出為電流[5].

　　2.2.2濾波電路

　　經(jīng)由DAC的輸出信號實際上是階梯模擬信號，需利用低通濾波器濾除波形的雜波，并進(jìn)行平滑處理。由于本系統(tǒng)的最高輸出頻率為10 MHz，所以選取的低通濾波器的截止頻率也應(yīng)為10 MHz.為了減少系統(tǒng)體積，節(jié)省設(shè)計時間，提高系統(tǒng)的可靠性，本系統(tǒng)選用凌特公司LT6600-10低通濾波器。LT6600-10內(nèi)集成了一個全差分放大器和一個近似于切比雪夫響應(yīng)的四階10 MHz低通濾波器，差分增益由兩個外部電阻設(shè)置[6]，其基本連接方式如圖3所示。

　　圖3 LT6600-10 的基本連接方式

　　3實驗仿真與分析

　　實驗中所用的FPGA芯片為Altera公司的Cyclone III系列，Cyclone III是Altera公司的首款65 nm低成本FPGA，含有5 K～120 K邏輯單元(LE)，288個數(shù)字信號處理(DSP)乘法器，存儲器達(dá)到4 Mbit.Cyclone III系列比前一代產(chǎn)品每邏輯單元成本降低20%，使設(shè)計人員能夠更多地在成本敏感的應(yīng)用中使用FPGA.系統(tǒng)所用的測試頻率(參考頻率)為50 MHz，調(diào)試好系統(tǒng)，使系統(tǒng)的輸出從1 kHz~10 MHz遞增，并改變輸出波形的相位，輸出波形的相位變化范圍為0°~360°。經(jīng)示波器測試，系統(tǒng)的輸出波形形狀良好，輸出波形的實測頻率與理論計算值的絕對誤差小于0.1%，滿足設(shè)計要求，有較好的實用價值。圖4為實驗的輸出波形。

　　圖4 實驗輸出波形

　　產(chǎn)生測試信號的儀器統(tǒng)稱為信號源，也稱為信號發(fā)生器，它用于產(chǎn)生被測電路所需特定參數(shù)的電測試信號。信號發(fā)生器用途非常廣泛，科學(xué)實驗、產(chǎn)品研發(fā)、生產(chǎn)維修、IC芯片測試中都能見到它的身影，目前市場上大部分信號發(fā)生器多采用DDS頻率直接合成技術(shù)。盡管基于FPGA的DDS信號發(fā)生器應(yīng)用廣泛，較傳統(tǒng)的信號源有許多優(yōu)點，但是由于DDS數(shù)字化實現(xiàn)的固有特點，決定了其輸出頻譜雜散較大，又由于DDS內(nèi)部DAC和ROM的工作速度的限制，使得DDS信號源的最高輸出頻率受限[7].不過，隨著DDS技術(shù)的不斷完善和發(fā)展，其頻譜雜散、最高輸出頻率的性能指標(biāo)將得到優(yōu)化，未來將有越來越多的信號發(fā)生器采用DDS技術(shù)，所以說對DDS進(jìn)行研究具有很好的現(xiàn)實意義。