基于FPGA的PCM-FM遙測中頻接收機設計與實現(xiàn)

2.2 載波跟蹤設計

　　在高動態(tài)應用環(huán)境下，遙測接收機需具備抗多普勒頻偏的能力，本設計中，鑒頻輸出經(jīng)過一階鎖頻環(huán)得到頻率修正值并反饋給NCO，鎖頻環(huán)結(jié)構框圖見圖3。指標要求中頻接收機抗多普勒頻偏能力為250kHz，所以在實現(xiàn)時，對超出250kHz的頻偏按250kHz進行處理。

2.3 位同步設計

　　設計采用直接位同步法中的數(shù)字鎖相環(huán)方法實現(xiàn)位同步器設計^[4] 。在設計中利用數(shù)字鎖相環(huán)來提取位同步信號：在接收端利用鑒相器比較接收碼元和本地同步信號的相位，若兩者相位不一致(超前或者滯后)，鑒相器產(chǎn)生誤差信號調(diào)整本地同步信號的相位，直至獲得準確的位同步信息。位同步器主要由參考頻率生成、同相正交積分環(huán)路、數(shù)字序列濾波器、分頻器等幾部分組成，其原理如圖4所示。

　　本設計參考時鐘為碼速率的16倍，通過上位機設置接收機碼速率時，參考時鐘頻率也相應得到設置，參考時鐘的精度直接影響位同步器性能，因此，生成高質(zhì)量的參考時鐘是基本前提。在FPGA中采用查表法產(chǎn)生位同步參考時鐘，原理與NCO生成一致，不再贅述，區(qū)別僅在于只取輸出的符號位。

2.4 幀同步設計

　　位同步輸出經(jīng)過串/并轉(zhuǎn)換后，與本地幀同步碼(由上位機設置)進行同或后全加，然后與門限值Nt進行比較，大于門限值表示接收到幀同步碼。三態(tài)邏輯電路保證幀同步器在三個固定模式(搜索、校核、鎖定)上工作^[5] 。在搜索態(tài)，不使用窗口，符合相關器輸出即認為是幀同步碼。一旦接收到幀同步碼，轉(zhuǎn)入校核態(tài)，位/字計數(shù)器、字/幀計數(shù)器復位并開始計數(shù)，這個過程一直持續(xù)到字/幀計數(shù)器達到預定的字/幀數(shù)。以預期檢測位為中心產(chǎn)生窗口脈沖，利用幀同步碼的周期性，下一個檢測位應落在窗口脈沖寬度內(nèi)，三態(tài)邏輯產(chǎn)生幀標志脈沖。若在窗口范圍內(nèi)，沒有檢測到幀同步碼，認為是虛警，則從校核態(tài)返回到搜索態(tài)。在校核態(tài)，連續(xù)通過預定的校核幀數(shù)A，則幀同步器進入鎖定態(tài)。在鎖定態(tài)下，若幀同步碼發(fā)生漏檢或數(shù)據(jù)錯誤，幀標志脈沖由本地產(chǎn)生，以避免由于幀同步碼的漏檢而造成的數(shù)據(jù)丟失。連續(xù)漏檢超過預定的保護幀數(shù)B，返回搜索態(tài)，否則保持在鎖定態(tài)。

2.5 硬件設計

　　接收機以FPGA為中心，外圍為晶振、電源模塊、A/D轉(zhuǎn)換電路和USB接口電路。

　　AD轉(zhuǎn)換設計采用AD6645，AD6645是采用CMOS工藝的14位模數(shù)轉(zhuǎn)換器，最高采樣率為105MSPS，在中頻為70MHz時的SNR為73.5dB，SFDR為89dBc，模擬帶寬達200MHz^[6]。AD模擬輸入端為差分輸入，通過阻抗比4：1的變壓器進行交流耦合，電路原理圖見圖5。圖中R1=R2=24.9Ω，R3=178Ω，輸入端匹配阻抗為50Ω。AD時鐘管腳與FPGA相連，采樣頻率由FPGA控制，本設計采樣頻率為40HMz。

　　FPGA選用Xilinx Spartan-6系列XC6SLX100工業(yè)級FPGA芯片。該芯片采用45nm工藝，專為低成本與低功耗而精心優(yōu)化，集成了豐富的邏輯資源，接口可選擇使用1.2V、1.5V、1.8V、2.5V或3.3V多種標準，便于與其它電路接口^[7]。XC6SLX100 FPGA的配置文件大小為26,543,264bits，配置芯片選用XCF32P，采用BASIC Master Serial 配置模式,配置時鐘由FPGA內(nèi)部提供，配置速率22MHz。

　　遙測中頻接收機與上位機之間采用USB接口，接口芯片選用CY7C68013，F(xiàn)PGA與CY7C68013間采用SlaveFIFO通信模式。

3 測試結(jié)果

　　搭建測試平臺，遙測接收系統(tǒng)由射頻接收機、本文設計的中頻接收機、上位機等組成。中頻接收機測試結(jié)果：最大多普勒頻偏250kHz、碼速率100kbps～5Mbps可調(diào)、抗連續(xù)連0或連1可達128位、幀長與幀同步碼可靈活設置。結(jié)果表明滿足設計指標要求。

4 結(jié)論

　　本文設計了一款基于FPGA的PCM/FM 遙測中頻接收機，碼速率、幀長、幀同步碼等可靈活設置，硬件結(jié)構簡單，可單板實現(xiàn)，達到小型化、低成本設計目的。目前，該接收機已服務于多個項目，性能穩(wěn)定可靠。

參考文獻：

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　　[2] Uwe Meyer-Baese.數(shù)字信號處理的FPGA實現(xiàn)[M].北京：清華大學出版社，2002

　　[3] Miao G J.Signal processing in digitai communications [M].Artech House Inc,2007

　　[4] 樊昌信，詹道庸，徐炳祥等.通信原理(第四版)[M].北京：國防工業(yè)出版社，2001

　　[5] 夏利利，劉冰，周江等.PCM遙測幀同步技術性能分析[J].電訊技術，2014, 54(6)：803-807

　　[6] AD6645 Data Sheet，Analog Device Inc，2002

　　[7] Xilinx Inc.Data Sheet，Spartan-6 Family Overiew，2010