基于CPLD的光伏逆變器鎖相及保護(hù)電路設(shè)計(jì)

　　0 引言

　　在光伏并網(wǎng)系統(tǒng)的逆變器電路中，對(duì)電網(wǎng)電壓的鎖相是一項(xiàng)關(guān)鍵技術(shù)。由于電力系統(tǒng)在工作時(shí)會(huì)產(chǎn)生較大的電磁干擾，因此，其簡單的鎖相方法很容易受到干擾而失鎖，從而導(dǎo)致系統(tǒng)無法正常運(yùn)行。在這種情況下，設(shè)計(jì)采用對(duì)電網(wǎng)電壓進(jìn)行過零檢測后再將信號(hào)送人CPLD，然后由CPLD實(shí)現(xiàn)對(duì)電網(wǎng)電壓進(jìn)行數(shù)字鎖相的方法，可以有效地防止相位因干擾而發(fā)生抖動(dòng)或者失鎖的現(xiàn)象，保證系統(tǒng)的正常運(yùn)行。另外，本系統(tǒng)還使用CPLD對(duì)DSP產(chǎn)生的PWM波控制信號(hào)和系統(tǒng)運(yùn)行時(shí)的各項(xiàng)參數(shù)進(jìn)行監(jiān)控，一旦發(fā)現(xiàn)異常，立即使系統(tǒng)停機(jī)，并通知DSP發(fā)生異常，從而實(shí)現(xiàn)了對(duì)系統(tǒng)的硬件保護(hù)。

　　1 系統(tǒng)整體結(jié)構(gòu)組成

　　本文所介紹的設(shè)計(jì)方法是5 kW光伏并網(wǎng)發(fā)電系統(tǒng)中逆變器的一部分，該光伏并網(wǎng)逆變器可實(shí)現(xiàn)額定功率為5 kW的太陽能電池陣列的最大功率跟蹤與并網(wǎng)輸出。其逆變器的系統(tǒng)結(jié)構(gòu)圖如圖1所示。

　　本控制系統(tǒng)由TI DSP2812作為主控芯片，Xilinx CPLD XC9572XL用作數(shù)字鎖相與保護(hù)電路，XC9572XL為3.3 V內(nèi)核電壓的CPLD，它由4個(gè)54V18功能模塊組成，可提供1600個(gè)5 ns延遲可用門。

　　2 數(shù)字鎖相電路的設(shè)計(jì)與實(shí)現(xiàn)

　　數(shù)字鎖相電路的系統(tǒng)結(jié)構(gòu)圖如圖2所示。該電路由數(shù)字鑒相器、數(shù)字濾波器和數(shù)控振蕩器組成。

　　如果把圖2所示的數(shù)字鎖相電路中的數(shù)字濾波器看成一個(gè)分頻器，則其分頻比為Mfc/K，此時(shí)的輸出頻率為：

　　f'=K'△φMfc/K

　　其中，△φ為輸入信號(hào)V1與輸出信號(hào)V2的相位差;fc為環(huán)路的中心頻率。那么，該數(shù)控振蕩器的輸出頻率為：

　　f2=f1+K'△φMfc(kN)

　　由于鎖定的極限范圍為K'△φ=±1，所以，可得到環(huán)路的捕捉帶：

　　△fmax=f2max-f1=Mfc(kN)

　　這樣，當(dāng)環(huán)路鎖定時(shí)，f2=f1其系統(tǒng)穩(wěn)態(tài)相位誤差為：

　　△φ(∞)=NK(f2-f1)/(k'Mfc)

　　可見，只要合理選擇K值，就能使輸出信號(hào)V2的相位較好地跟蹤輸入V1的相位，從而達(dá)到鎖定之目的。如果K值選的太大，環(huán)路捕捉帶就會(huì)變小，這將導(dǎo)致捕捉時(shí)間增大;而如果K直太小，則可能會(huì)出現(xiàn)頻繁進(jìn)位，借位脈沖。從而使相位出現(xiàn)抖動(dòng)。

　　根據(jù)圖2給出的數(shù)字鎖相環(huán)的原理框圖，可用VHDL語言分別對(duì)該系統(tǒng)進(jìn)行設(shè)計(jì)。其中數(shù)字濾波器由K模計(jì)數(shù)器組成，數(shù)控振蕩器包括脈沖加，減控制電路和N分頻器等。

　　2.1 數(shù)字鑒相器

　　數(shù)字鑒相器通常可選用邊沿控制型鑒相器、異或門鑒相器、同或門鑒相器或JK觸發(fā)器組成的鑒相器等。本數(shù)字鑒相器是一個(gè)相位比較裝置，主要通過比較輸入信號(hào)V1(相位&phi;1)與輸出信號(hào)V2(相位&phi;2)的相位來產(chǎn)生一個(gè)誤差信號(hào)Vd，其相位差為△&phi;=&phi;1-&phi;2。當(dāng)△&phi;=&phi;e(輸入信號(hào)脈寬的一半)時(shí)，其鑒相器輸出為方波，屬于相位鎖定階段。在這種情況下，只要可逆計(jì)數(shù)器的K值足夠大，其輸出端就不會(huì)產(chǎn)生進(jìn)位脈沖或借位脈沖。在環(huán)路未鎖定時(shí)，若△&phi;<&phi;e，其輸出脈沖的占空比小于50%;而當(dāng)△&phi;>&phi;e，其占空比大于50%，該輸出電壓Vd將加到K?？赡嬗?jì)數(shù)器的UPDN輸入端。