FPGA入門者必讀寶典：詳述開發(fā)流程每一環(huán)節(jié)的物理含義和實(shí)現(xiàn)目標(biāo)

　　在接觸的很多FPGA的初學(xué)者很容易被原理圖的輸入方式給迷惑，甚至愛的深沉，加上本身其他輸入方式的繁瑣的輸入的厭惡，更是愛的無法自拔。當(dāng)開始強(qiáng)制性要求開始時(shí)養(yǎng)成多用HDL輸入的習(xí)慣的時(shí)候，有些甚至有著痛心疾首般的痛苦，但是隨著學(xué)習(xí)的深入，做的東西越來越大，嘗到HDL輸入方式帶來的甜頭的時(shí)候，就會(huì)覺得那個(gè)苦沒有白吃。

　　我覺得原理圖輸入方式從現(xiàn)在的一些線索看來，在今后的某一天將會(huì)服役終結(jié)。首先是找到了原理圖自身帶有優(yōu)勢的替代品，那就是主流FPGA集成環(huán)境中的綜合器和第三方綜合器都具有RTL視圖生成功能，這個(gè)視圖完全展示了項(xiàng)目的結(jié)構(gòu)組成，可以上下分層，最大的好處就是可以檢查核實(shí)寫的RTL級代碼的綜合后電路情況。還有一條線索是，大家用的仿真軟件Modelsim并沒有提供原理圖輸入的支持，是原理圖的設(shè)計(jì)必須在集成環(huán)境成轉(zhuǎn)換成RTL級代碼或是綜合成網(wǎng)表形式來做仿真，也是一件繁瑣的事。原理圖的離開只是時(shí)間問題。

　　至于目前HDL選擇哪一種比較好，這個(gè)問題放到開始將HDL基礎(chǔ)語法知識(shí)的地方進(jìn)行探討。這里要說明的是，并不是我們這里講Verilog使用就否定其他的HDL語言。各種HDL的爭端從未停止過，現(xiàn)在還是依然存在四種開發(fā)人，第一種是使用Verilog/System Verilog的人，第二種是使用VHDL的人，第三種就是使用System C的人，第四種是混合型的人，到底哪種好，也有也許是時(shí)間問題吧，時(shí)間證明一切。

　　5.2綜合

　　不管你是采用單一的輸入方式，還是采用的是混合編程(這種在很多跨公司合作項(xiàng)目中會(huì)碰見，也許A公司用的是VHDL，B公司用的是Verilog，那這個(gè)項(xiàng)目中很大可能采用混合型)，我們統(tǒng)稱得到設(shè)計(jì)輸入后，都得把設(shè)計(jì)輸入得到一個(gè)可以和FPGA硬件資源相匹配的一個(gè)描述。假設(shè)FPGA是基于LUT結(jié)構(gòu)的，那么我們就得到一個(gè)基于LUT結(jié)構(gòu)門級網(wǎng)表。在這個(gè)過程中，又可以分為如圖兩個(gè)步驟。

　　圖5

　　需要說明的是在Altera的開發(fā)流程中，將編譯、映射過程按照我們敘述的合稱綜合，而在Xilinx開發(fā)流程中，由設(shè)計(jì)輸入得到門級網(wǎng)表的過程叫做綜合，而映射過程歸結(jié)到其叫做實(shí)現(xiàn)的某一子步驟中。但是整體的流程還是遵循這個(gè)順序的，只是叫法一些外表性的不一樣而已。

　　5.2.1編譯

　　原理圖、HDL、IP核這些都將通過編譯后生成門級的網(wǎng)表，這里生成門級網(wǎng)表的過程其實(shí)是早起ASIC的步驟，直接生成門電路網(wǎng)表。這個(gè)時(shí)候的網(wǎng)表文件和具體的器件無關(guān)，也就是說，生成的門電路網(wǎng)表也是一種平臺(tái)移植的媒質(zhì)。

　　5.2.2映射

　　我們通過編譯得到一張門級網(wǎng)表之后，與早先ASIC開發(fā)流程中在這個(gè)門級網(wǎng)表布線后去做掩膜不同，接下來就得考慮如何與我們選擇的硬件平臺(tái)結(jié)合起來，畢竟我們使用的硬件平臺(tái)是由一個(gè)一個(gè)的LUT(假設(shè)這類FPGA)組成的。那么這個(gè)結(jié)合的過程就是映射過程。

　　這個(gè)過程其實(shí)很復(fù)雜，首先需要把形成的網(wǎng)表邏輯門給規(guī)劃成一些小的組合，然后再去映射到LUT中，這個(gè)過程中規(guī)劃按照一定的算法和章程進(jìn)行。不同的算法和章程就會(huì)得到不同的映射，不同的映射就會(huì)為后面的過程提供不同的選擇，最終生成性能不一樣的電路了。

　　我們把講基于SRAM技術(shù)的FPGA的二選一多路器拿出來舉個(gè)例子，如圖6，可以按照紅色線將二選一多路器完全劈成兩邊，原來的一個(gè)表就可以規(guī)劃到其他兩個(gè)表或表內(nèi)容中，因?yàn)楸慌傻膬刹糠挚蓡为?dú)成表，也可以被規(guī)劃到其他電路形成的表里。

　　圖6

　　映射的工程比較復(fù)雜，運(yùn)算量也很大，也是為什么FPGA開發(fā)過程中，一直存在的一個(gè)問題，形成最終的可配置二進(jìn)制文件的時(shí)間非常長，特別是一些大一點(diǎn)的項(xiàng)目，時(shí)間消耗比較長的一個(gè)點(diǎn)就是映射了，至于具體的映射算法就超出了書的范圍了。再強(qiáng)調(diào)的是，映射是和器件有關(guān)的，即使是同一個(gè)系列，不同型號的FPGA內(nèi)部就夠也是有區(qū)別的，好比從外觀看都是一個(gè)單元樓內(nèi)的單元房，但是每個(gè)單元房內(nèi)裝修、家具擺設(shè)等都是不一樣的。

　　5.3布局布線

　　5.3.1布局

　　講到這一塊，正好有這么一個(gè)例子來講解這個(gè)概念。近來報(bào)道朝鮮希望在俄羅斯遠(yuǎn)東地區(qū)租用數(shù)十萬公頃的土地用來培育農(nóng)產(chǎn)品。咱先撇開今后的購買的成功與否，假設(shè)成功了，并且有了這個(gè)詳細(xì)的希望培育的農(nóng)作物的品種及數(shù)量，有各式各樣的蔬菜、主糧、禽類畜養(yǎng)場、果樹等等。我們前面做的那些流程得到的LUT門級網(wǎng)表就好比這樣的清單。

　　得到這樣的清單之后，我們再假設(shè)在這十萬公頃的土地上，陽光、水資源、溫差都有一定的分布。大家知道農(nóng)作物的的成長和高量產(chǎn)或者與陽關(guān)有關(guān)，或者與水資源有關(guān)，或者與溫差有關(guān)，并且禽類的畜養(yǎng)材料與農(nóng)作物的副產(chǎn)有關(guān)。所以接下來要做的事情就是根據(jù)現(xiàn)有的自然條件和農(nóng)產(chǎn)品的所需環(huán)境特點(diǎn)合理布局，哪些地適合做什么。

　　緊接著我們回到FPGA開發(fā)中來，我們通過前面的步驟得到的清單就是LUT門級網(wǎng)表。網(wǎng)表里提供的僅僅是從邏輯關(guān)系上一些LUT結(jié)構(gòu)的連接。我們需要將這些LUT結(jié)構(gòu)配置到FPGA具體的哪個(gè)位置。需要說明的是，F(xiàn)PGA里任何硬件結(jié)構(gòu)都是按照橫縱坐標(biāo)進(jìn)行標(biāo)定的，圖中選中的是一個(gè)SLICE，SLICE里面存放著表和其他結(jié)構(gòu)，它的位置在X50Y112上。不同的資源的坐標(biāo)不一樣，但是坐標(biāo)的零點(diǎn)是公用的。

　　圖7

　　在FPGA里布局需要考慮的問題是，如何將這些已有的邏輯上連接的LUT及其它元素合理的放到現(xiàn)有的FPGA里，達(dá)到功能要求的時(shí)候保證質(zhì)量。具體點(diǎn)就比如，乘法器這樣的電路適合放在RAM附近，當(dāng)然，硬件乘法器的硬件布局一般也是在存儲(chǔ)器附近，有利于縮短乘法的延時(shí)時(shí)間，什么樣的電路需要配置高速等等。

　　十萬公頃的地布局規(guī)劃好了，農(nóng)產(chǎn)品就會(huì)有很好的豐收，同樣FPGA開發(fā)布局布好了，由FPGA搭建起來的電路就會(huì)更加穩(wěn)定和擴(kuò)展性。

　　5.3.2布線

　　上小節(jié)中，我們把十萬公頃的地給安排好了，哪些地該種什么。具體實(shí)施之前還有一些是必須做的，比如農(nóng)作物的澆灌，沒有一個(gè)很好的灌溉系統(tǒng)是一個(gè)問題;再比如豐收了得采摘吧，這個(gè)時(shí)候，能夠讓大卡車到達(dá)每一塊農(nóng)地的公路樞紐也是需要解決的問題。將每一塊或者相關(guān)的田地連接的灌水系統(tǒng)和公路的建設(shè)，就好比我們這個(gè)布線的過程。

　　我們在FPGA內(nèi)通過布局，知道那些LUT具體分布到哪個(gè)SLICE，但是一方面如何讓這些SLICE連接起來，二方面如何讓輸入的信號到達(dá)相應(yīng)的開始處理點(diǎn)和如何讓輸出到達(dá)輸出IO上，并且連接的電路整體性能好，這就是布線這個(gè)環(huán)節(jié)需要完成的內(nèi)容。要達(dá)到布線最優(yōu)話，當(dāng)然這里面設(shè)計(jì)到布線算法和很多細(xì)節(jié)問題，比如涉及到布線資源、PLL資源分布。但是這些對我們理解布線這個(gè)概念沒有很多益處，暫且不深入，本質(zhì)上就是一個(gè)線路求最優(yōu)的問題。

　　5.4約束

　　約束，在圖1上看到，在綜合和布局布線這兩個(gè)流程環(huán)節(jié)里都出現(xiàn)了，我們暫且規(guī)定其為約束一和約束二，或者說綜合約束和布局布線約束，布局布線約束又可以分為位置約束、時(shí)序約束。約束，就是對這些環(huán)節(jié)操作定制規(guī)則。一般開發(fā)環(huán)境會(huì)對這些約束有個(gè)默認(rèn)，這些默認(rèn)的設(shè)置對大部分情況下還是適用的，但是通常布局布線約束中的I/O約束是我們每一個(gè)工程都必須給定的。同時(shí)開發(fā)工具開放其他約束接口，允許我們設(shè)置這些規(guī)則，具體的有哪些約束怎么去做在后面介紹工具使用的時(shí)候進(jìn)行討論，這里先明白這些約束的基本概念。

　　綜合約束

　　相信大家已經(jīng)下意識(shí)的將綜合約束和綜合過程掛在一起了，沒錯(cuò)，綜合約束確實(shí)是在綜合過程中做的，用來指導(dǎo)綜合過程，包括編譯和映射。我們已經(jīng)知道綜合過程是將RTL級電路描述轉(zhuǎn)換到FPGA上的硬件單元(LUT)中，形成以FPGA存在的硬件單元構(gòu)成的電路。

　　我們還是拿前面有過的例子來說明，不同的約束將導(dǎo)致生成性能不同的電路。綜合這么一個(gè)完成式***能的電路，沒有加資源共享得到的電路如圖8左邊所示的電路，而加了資源共享的約束后，得到的電路結(jié)構(gòu)如圖8右邊的電路。

　　圖8

　　通過之前的分析，得到左邊的電路結(jié)構(gòu)資源消耗多但是速度快，而右邊的結(jié)構(gòu)消耗資源少，但是速度慢，乘法器需要分時(shí)復(fù)用。

　　當(dāng)然這只是一個(gè)例子，但是足以說明，不同的綜合指導(dǎo)原則也就是綜合約束，將會(huì)產(chǎn)生不同的電路。當(dāng)?shù)玫降碾娐沸阅懿荒軡M足需求的時(shí)候，適當(dāng)考慮綜合約束，來達(dá)到一個(gè)速度和面積的轉(zhuǎn)換的效果，實(shí)現(xiàn)性能的提升。電路實(shí)現(xiàn)的速度和消耗的面積是貫穿在FPGA開發(fā)過程中兩個(gè)矛盾的問題，綜合約束是其中一種小范圍內(nèi)實(shí)現(xiàn)速度和面見平衡點(diǎn)移動(dòng)的方式。

　　位置約束

　　沒錯(cuò)，你又想對了，位置約束和我們布局有關(guān)系，它就是指布局的策略。根據(jù)所選擇的FPGA平臺(tái)現(xiàn)有硬件資源分布來決定我們布局。

　　其中最典型的位置約束就是I/O約束。一個(gè)典型的系統(tǒng)是既有輸入也有輸出的，而不管是輸入還是輸出，都是從I/O上為端點(diǎn)的。輸入從哪個(gè)端點(diǎn)進(jìn)來，輸出從哪個(gè)端點(diǎn)出去，輸入是需要支持什么樣的電氣特性的端點(diǎn)，輸出又是需要支持什么樣的電氣特定的端點(diǎn)。這些都是I/O約束做的事情。任何一個(gè)工程，都必須有這么一個(gè)約束。

　　還有一種典型的位置約束是在增量編譯里涉及的物理界定。增量編譯的出現(xiàn)就是因?yàn)樵贔PGA開發(fā)過程中綜合和布局布線的長耗時(shí)性而提出的。思想就是把FPGA切成很多個(gè)小塊的FPGA，然后約定具體哪塊小FPGA放置什么模塊，實(shí)現(xiàn)什么樣的功能，從物理上進(jìn)行界定。當(dāng)修改工程后，開發(fā)平臺(tái)就會(huì)檢測哪些小FPGA內(nèi)沒有進(jìn)行修改，哪些進(jìn)行了修改，然后將修改過的部分重新進(jìn)行綜合布局布線步驟。這樣一來，相比原來修改一點(diǎn)，全工程重新經(jīng)過那些過程來講，時(shí)間節(jié)省下來了。

　　時(shí)序約束

　　估計(jì)沒有多少懸念了，時(shí)序約束很大程度上和布線有關(guān)。為什么要做這個(gè)約束?

　　由于一方面信號在芯片內(nèi)傳遞是需要消耗時(shí)間的，另一方面大量存在的寄存器有反應(yīng)時(shí)間，而我們開發(fā)的最開始的時(shí)候這些時(shí)間都是理想化的。但是考慮到真實(shí)情況下，如果跑的速度比較高，達(dá)到了200M這么個(gè)速度，當(dāng)然這個(gè)高速和具體的芯片有關(guān)，高性能的芯片本身跑的速度可以達(dá)到很高，200M相對來說就不是高速，對一些低性能芯片還可能達(dá)不到200M.這個(gè)時(shí)候，這些時(shí)間達(dá)到了同樣一個(gè)系統(tǒng)時(shí)間數(shù)量級的時(shí)候，很可能影響電路的性能了。某一刻，該來的信號沒有來，默認(rèn)的話就會(huì)采集錯(cuò)誤信號了。

　　為了讓這些硬件本身帶來的延時(shí)時(shí)間更理想化，我們就要對這些決定時(shí)間延時(shí)的因素優(yōu)化來減少時(shí)間延時(shí)。對于寄存器本身的反應(yīng)時(shí)間這個(gè)因素我們開發(fā)者是無能為力的，我們要做的優(yōu)化就是布線了。是走直線還是走其他，不僅僅決定于自身這條路徑，還和整個(gè)系統(tǒng)布線有關(guān)，好比水桶原理，系統(tǒng)性能決定于最差路徑延時(shí)。

　　時(shí)序約束做的就是這些事情，但是時(shí)序約束并不是指具體去連接每一條線，這個(gè)工作就像前面那些流程一樣都是由軟件去實(shí)現(xiàn)的，先用軟件自己默認(rèn)原則布線，然后對其結(jié)果分析，不滿足時(shí)序要求的，我們再對具體的問題路徑做一些指導(dǎo)約束。時(shí)序約束的添加，主要包括周期約束、輸入偏移約束和輸出偏移約束。具體的過程在后面章節(jié)介紹工具使用時(shí)會(huì)有具體動(dòng)手的指導(dǎo)。

　　5.5 FPGA開發(fā)仿真

　　在經(jīng)過上面從設(shè)計(jì)輸入到綜合再到布局布線過程的介紹后，我們來集中探討一下，在這些過程中涉及到的相應(yīng)的仿真。

　　仿真，字面上講就是模擬真實(shí)狀況。我們FPGA設(shè)計(jì)里面的仿真，就是模擬真實(shí)電路的狀況，查看電路是不是我們需要的電路。如果我們把FPGA開發(fā)形成電路當(dāng)作一個(gè)產(chǎn)品的生產(chǎn)過程，那么在FPGA開發(fā)流程中含有的三種仿真(RTL級仿真、靜態(tài)仿真和時(shí)序仿真)就好比產(chǎn)品線中的三道檢測站。如圖9，這三道工序任何一道出了問題，修改設(shè)計(jì)后都得重新走這三道卡，所以盡量在把問題發(fā)現(xiàn)在源頭。

　　圖9