高速ADC 的電源設(shè)計(jì)

　　系統(tǒng)設(shè)計(jì)人員正面臨越來越多的挑戰(zhàn)，他們需要在不降低系統(tǒng)組件(例如：高速 數(shù)據(jù)轉(zhuǎn)換器)性能的情況下讓其設(shè)計(jì)最大程度地節(jié)能。設(shè)計(jì)人員們可能會(huì)轉(zhuǎn)而采 用許多電池供電的應(yīng)用(例如：某種手持終端、軟件無線設(shè)備或便攜式超聲波掃 描儀)，也可能會(huì)縮小產(chǎn)品的外形尺寸，從而需要尋求減少發(fā)熱的諸多方法。

　　極大降低系統(tǒng)功耗的一種方法是對(duì)高速數(shù)據(jù)轉(zhuǎn)換器的電源進(jìn)行優(yōu)化。數(shù)據(jù)轉(zhuǎn)換器設(shè)計(jì)和工藝技術(shù)的一些最新進(jìn)展，讓許多新型ADC可以直接由開關(guān)電源來驅(qū) 動(dòng)，從而達(dá)到最大化功效的目的。

　　系統(tǒng)設(shè)計(jì)人員們習(xí)慣在開關(guān)穩(wěn)壓器和ADC之間使用一些低噪、低壓降穩(wěn)壓器(LDO)，以清除輸出噪聲和開關(guān)頻率諧波(請(qǐng)參見圖1)。但是，這種干凈的電 源設(shè)計(jì)的代價(jià)是高功耗，因?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/LDO">LDO要求壓降余量來維持正常的運(yùn)行。最低壓降 一般為200到500mV，但在一些系統(tǒng)中其可以高達(dá)1到2V(例如，ADC的3.3-V電壓軌產(chǎn)生自一個(gè)使用LDO的5V開關(guān)電源時(shí))。

　　圖1從傳統(tǒng)電源轉(zhuǎn)到最大功效電源

　　就一個(gè)要求3.3-V電壓軌的數(shù)據(jù)轉(zhuǎn)換器而言，300mV的LDO壓降增加約10%的ADC功耗。這種效應(yīng)在數(shù)據(jù)轉(zhuǎn)換器中得到放大，因?yàn)樗哂懈〉墓に嚬?jié)點(diǎn)和更低的電源電壓。例如，1.8V時(shí)，相同300-mV壓降增加約17%(300mV/1.8V)的ADC功耗。因此，將該鏈的低噪聲LDO去除可以產(chǎn)生巨大的節(jié)能效果。去除LDO還可以降低設(shè)計(jì)的板級(jí)空間、熱量以及成本。

　　本文闡述了包括超高性能16位ADC在內(nèi)的一些TI高速ADC可在ADC性能無明顯降低的條件下直接通過開關(guān)穩(wěn)壓器驅(qū)動(dòng)。為了闡述的方便，我們對(duì)兩款不同的數(shù)據(jù)轉(zhuǎn)換器(一款使用高性能BiCOM技術(shù)(TI的ADS5483)，另 一款使用低功耗CMOS技術(shù)(TI的ADS6148)進(jìn)行了開關(guān)電源噪聲敏感性研 究。本文的其他部分對(duì)所得結(jié)果進(jìn)行了一一介紹。

　　BiCOM技術(shù)—ADS5483

　　這種工藝技術(shù)實(shí)現(xiàn)了寬輸入頻率范圍下的高信噪比(SNR)和高無雜散動(dòng)態(tài)范圍(SFDR)。BiCOM轉(zhuǎn)換器一般還具有許多片上去耦電容和非常不錯(cuò)的電源抑制比(PSRR)。我們對(duì)ADS5483評(píng)估板(ADS5483EVM)進(jìn)行了電源研究，其具有一個(gè)使用TITPS5420開關(guān)穩(wěn)壓器(Sw_Reg)的板上電源;一個(gè)低噪聲LDO(TI的TPS79501);以及一個(gè)外部實(shí)驗(yàn)室電源使用選項(xiàng)。我們使用圖2所示不同結(jié)構(gòu)實(shí)施了5次實(shí)驗(yàn)，旨在確定ADS5483通過一個(gè)開關(guān)穩(wěn)壓器直接運(yùn)行時(shí)出現(xiàn)的性能降低情況。由于ADS5483模擬5-V電源到目前為止表現(xiàn)出對(duì)電源噪聲的最大敏感性，因此該研究忽略了3.3-V電源的噪聲。ADS5483產(chǎn)品說明書中列出的PSRR支持這種情況：兩個(gè)3.3-V電源的PSRR至少高出5-V模擬電源20 dB。

　　圖2使用ADS5483EVM的5次實(shí)驗(yàn)電源結(jié)構(gòu)

　　5次實(shí)驗(yàn)的結(jié)構(gòu)變化配置如下：

　　實(shí)驗(yàn)1—一個(gè)5-V實(shí)驗(yàn)室電源直接連接到5-V模擬輸入，同時(shí)繞過開關(guān)穩(wěn)壓器(TPS5420)和低噪聲LDO(TPS79501)。使用一個(gè)板上LDO(TI的TPS79633)生成ADS5483低敏感度3.3-V模擬及數(shù)字電源的3.3-V電壓軌。

　　實(shí)驗(yàn)2—將一個(gè)10-V實(shí)驗(yàn)室電源連接到TPS5420降壓穩(wěn)壓器，其使用一個(gè)5.3-V輸出。這樣可為TPS79501提供一個(gè)300-mV壓降，從而生成一個(gè)5-V電壓軌。

　　實(shí)驗(yàn)3—使用TPS5420，從10-V實(shí)驗(yàn)室電源生成一個(gè)5-V電壓軌。本實(shí)驗(yàn)中， 我們繞過了TPS79501低噪聲LDO。圖3a表明，如“實(shí)驗(yàn)2”連接的LDO較 好地減少了開關(guān)穩(wěn)壓器的5.3-V輸出峰值電壓。但是，圖3b表明5-VVDDA電壓軌鐵氧體磁珠之后輸出沒有巨大的差異。

　　圖3實(shí)驗(yàn)2(使用LDO)和實(shí)驗(yàn)3(無LDO)的示波器截圖對(duì)比

　　實(shí)驗(yàn)4—本實(shí)驗(yàn)配置方法與“實(shí)驗(yàn)3”相同，但去除了TPS5420輸出的RC緩 沖器電路，其會(huì)引起高振鈴和大開關(guān)頻率雜散。我們可在圖4中清楚的觀察到RC緩沖器電路的影響。去除LDO并沒有在鐵 氧體磁珠之后表現(xiàn)出明顯的差異，而去除RC緩沖器電路則會(huì)導(dǎo)致更大的清潔5-VVDDA電壓軌電壓峰值進(jìn)入ADC。我們將在稍后詳細(xì)研究RC緩沖器電路的 影響。

　　圖45-VVDDA電壓軌的電源噪聲

　　實(shí)驗(yàn)5—將一個(gè)8-Ω功率電阻連接到5-V電源，模擬如現(xiàn)場可編程門陣列(FPGA)等額外負(fù)載。TPS5420必須提供更高的輸出電流，并更努力地驅(qū)動(dòng)其內(nèi) 部開關(guān)，從而產(chǎn)生更大的輸出雜散。通過重復(fù)進(jìn)行“實(shí)驗(yàn)2”、“實(shí)驗(yàn)3”和“實(shí)驗(yàn)4”可以測(cè)試這種配置。

　　測(cè)量結(jié)果

　　我們利用輸入信號(hào)頻率掃描對(duì)比了5個(gè)實(shí)驗(yàn)。先使用135MSPS采樣速率然后 使用80 MSPS采樣速率對(duì)三個(gè)ADS5483EVM實(shí)施了這種實(shí)驗(yàn)，均沒有觀察到 巨大的性能差異。在使用135-MSPS采樣速率情況下，SNR和SFDR的頻率掃描如圖5所示。 在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結(jié)果也非 常接近;在某些輸入頻率(例如：80MHz)下，可以觀測(cè)到下降1至2dB。

　　圖5 10到130MHz輸入頻率掃描

　　5個(gè)實(shí)驗(yàn)的FFT曲線圖對(duì)比(請(qǐng)參見圖6)顯示噪聲底限或雜散振幅沒有出現(xiàn) 較大的增加。使用LDO清除開關(guān)噪聲使得輸出頻譜看起來幾乎與干凈5-V實(shí) 驗(yàn)室電源完全一樣。去除LDO以后，我們觀測(cè)到從開關(guān)穩(wěn)壓器產(chǎn)生了兩個(gè)雜散， 其具有一個(gè)來自10-MHz輸入音調(diào)的約500 kHz頻率偏置。RC緩沖器電路降低這些雜散振幅約3dB，從約–108dBc降到了約–111dBc。這一值低于ADS5483的平均雜散振幅，其表明ADS5483可以在不犧牲SNR或SFDR性 能的情況下直接由一個(gè)開關(guān)穩(wěn)壓器來驅(qū)動(dòng)。

　　圖6 500-kHz偏置雜散65k-點(diǎn)FFT圖

　　RC緩沖器降壓穩(wěn)壓器輸出能夠以相當(dāng)高的開關(guān)速度對(duì)非常大的電壓實(shí)施開關(guān)操作。本文 中，將TPS5420的輸入電壓軌設(shè)定為10V，我們可以在輸出端觀測(cè)到許多過沖和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩沖電 路添加到了TPS5420的輸出(請(qǐng)參見圖7b)。該電路提供了一個(gè)高頻接地通路， 其對(duì)過沖起到了一些阻滯作用。圖7a表明RC緩沖器降低過沖約50%，并且 幾乎完全消除了振鈴。我選用了R=2.2Ω和C=470pF的元件值。穩(wěn)壓器的開關(guān)頻率范圍可以為500kHz到約6MHz，具體取決于制造廠商，因此可能需 要我們對(duì)R和C值進(jìn)行調(diào)節(jié)。這種解決方案的代價(jià)是帶來一些額外的分流電 阻AC功耗(盡管電阻非常的小)，其降低穩(wěn)壓器總功效不足1%。

　　圖7TPS5420開關(guān)穩(wěn)壓器

　　我們將10MHz輸入信號(hào)標(biāo)準(zhǔn)化FFT圖繪制出來，以對(duì)比“實(shí)驗(yàn)1”到“實(shí)驗(yàn)4”(請(qǐng)參見圖8)。TPS5420的雜散在約500kHz偏置時(shí)清晰可見。緩沖器降低雜散振幅約3dB，而低噪聲LDO則完全消除了雜散。需要注意的是，RC緩沖器(無LDO)的雜散振幅約為-112dBc，遠(yuǎn)低于ADS5483平均雜散振幅，因此SFDR性能并未降低。

　　圖8“實(shí)驗(yàn)1”到“實(shí)驗(yàn)4”的標(biāo)準(zhǔn)FFT圖

　　在“實(shí)驗(yàn)5”中，我們將一個(gè)8-Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬 電源的重負(fù)載。標(biāo)準(zhǔn)化FFT圖(請(qǐng)參見圖9)并未顯示出很多不同。去除RC緩 沖器以后，雜散增加約4.5dB;其仍然遠(yuǎn)低于平均雜散振幅。

　　圖9添加8-Ω負(fù)載的標(biāo)準(zhǔn)化FFT圖

　　CMOS技術(shù)—ADS6148

　　當(dāng)關(guān)注如何在保持較佳SNR和SFDR性能的同時(shí)盡可能地降低功耗時(shí)，我們一般利用CMOS技術(shù)來開發(fā)高速數(shù)據(jù)轉(zhuǎn)換器。但是，CMOS轉(zhuǎn)換器的PSRR一般并不如BiCOMADC的好。ADS6148產(chǎn)品說明書列出了25dB的PSRR， 而在模擬輸入電源軌上ADS5483的PSRR則為60dB。

　　ADS6148EVM使用一種板上電源，其由一個(gè)開關(guān)穩(wěn)壓器(TPS5420)和一個(gè)低 噪聲、5-V輸出LDO(TPS79501)組成，后面是一些3.3-V和1.8-V電源軌的低噪聲LDO(請(qǐng)參見圖10)。與使用ADS5483EVM的5個(gè)實(shí)驗(yàn)類似，我們 使用ADS6148EVM進(jìn)行了下面另外5個(gè)實(shí)驗(yàn)，其注意力只集中在3.3-VVDDA電壓軌的噪聲上面。1.8-VDVDD電壓軌外置TPS5420實(shí)驗(yàn)表明對(duì)SNR和SFDR性能沒有什么大的影響。

　　圖10使用ADS6148EVM的5個(gè)實(shí)驗(yàn)電源結(jié)構(gòu)

　　實(shí)驗(yàn)6—將一個(gè)5-V實(shí)驗(yàn)室電源連接到兩個(gè)低噪聲LDO(一個(gè)使用3.3-V輸 出，另一個(gè)使用1.8-V輸出)的輸入。LDO并未給實(shí)驗(yàn)室電源帶來任何有影響 的噪聲。

　　實(shí)驗(yàn)7—將一個(gè)10-V實(shí)驗(yàn)室電源連接到TPS5420降壓穩(wěn)壓器，其與一個(gè)5.3-V輸出連接，像“實(shí)驗(yàn)2”連接ADS5483一樣。TPS79501生成了一個(gè)過濾后的5.0-V電壓軌，其向3.3-V輸出和1.8-V輸出LDO提供輸入，如圖10所示。

　　實(shí)驗(yàn)8—所有3.3-VVDDA電壓軌LDO均被繞過。TPS5420配置為一個(gè)3.3-V輸出，該輸出直接連接到3.3-VVDDA電壓軌。TPS79601生成1.8-VDVDD電壓軌， 并通過一個(gè)外部5-V實(shí)驗(yàn)室電源供電。

　　實(shí)驗(yàn)9—該實(shí)驗(yàn)配置方法與“實(shí)驗(yàn)8”相同，但去除了TPS5420輸出的RC緩 沖器電路。

　　實(shí)驗(yàn)10—一個(gè)4-Ω功率電阻連接到TPS5420的3.3-V輸出。這樣做可極大地增加TPS5420的輸出電流，從而模擬一個(gè)附加負(fù)載。另外，像“實(shí)驗(yàn)5”的ADS5483一樣，它帶來了更高的開關(guān)雜散和更多的振鈴。

　　圖11顯示了“實(shí)驗(yàn)7”、“實(shí)驗(yàn)8”和“實(shí)驗(yàn)9”產(chǎn)生的一些3.3-VVDDA輸出波 形。有或無LDO的峰值電壓振幅存在一些差異，但RC緩沖器可降低60%的 峰值噪聲。

　　圖11鐵氧體磁珠后測(cè)得3.3-VVDDA電壓軌實(shí)驗(yàn)示波器截圖對(duì)比

　　測(cè)量結(jié)果

　　利用輸入信號(hào)頻率掃描，通過對(duì)比“實(shí)驗(yàn)6”到“實(shí)驗(yàn)10”，我們可以研究ADS6148對(duì)電源噪聲的敏感性。先使用135MSPS然后使用210MSPS的采樣速率(fs)對(duì)三個(gè)ADS6148EVM進(jìn)行數(shù)次實(shí)驗(yàn)。我們沒有探測(cè)到有較大的性能差異。

　　使用135-MSPS采樣速率，SNR和SFDR的頻率掃描如圖12所示。高達(dá)300MHz輸入頻率下SNR的最大變化為0.1到0.2dB。但是，一旦移除了RC緩沖器電路，噪聲便極大增加，從而降低SNR約0.5到1dB。圖12b顯示了5次ADS6148實(shí)驗(yàn)輸入頻率的SFDR變化。我們沒有觀測(cè)到 較大的性能降低。

　　圖12 10到300MHz的輸入頻率掃描

　　對(duì)比圖13所示FFT圖，我們知道了無RC緩沖器SNR稍微減少的原因。去 除RC緩沖器電路后，在ADS6148輸出能譜中，我們可以看到分布間隔約為500kHz(TPS5420開關(guān)頻率)的眾多小雜散，如圖13所示。相比ADS5483， 這些小雜散更占主導(dǎo)，并且因?yàn)锳DS6148的固有低PSRR SNR大大降低。但 是，圖13所示FFT圖還表明添加的RC緩沖器電路較好地彌補(bǔ)了這一不足。

　　圖13大批雜散的65k點(diǎn)FFT圖

　　圖14所示標(biāo)準(zhǔn)化FFT圖表明開關(guān)穩(wěn)壓器的雜散高出ADC平均噪聲層約5到6dB。其非常低，以至于其對(duì)SFDR減少無法產(chǎn)生影響，但卻明顯地影響了ADC的SNR。

　　圖14標(biāo)準(zhǔn)化FFT圖表明使用RC緩沖器的好處