GPIB接口的FPGA實(shí)現(xiàn)

電子設(shè)計(jì)應(yīng)用2004年第10期

摘    要：GPIB接口是測(cè)試儀器中常用的接口方式。通過(guò)將接口設(shè)計(jì)分解為同步狀態(tài)機(jī)設(shè)計(jì)和寄存器讀寫電路設(shè)計(jì)，采用Verilog語(yǔ)言實(shí)現(xiàn)了滿足IEEE488.1協(xié)議的IP Core設(shè)計(jì)。將此IP Core固化到FPGA芯片中即可實(shí)現(xiàn)GPIB各種接口功能。
關(guān)鍵詞：GPIB接口；狀態(tài)機(jī)；FPGA

引言
在自動(dòng)測(cè)試領(lǐng)域中，GPIB通用接口是測(cè)試儀器常用的接口方式，具有一定的優(yōu)勢(shì)。通過(guò)GPIB組建自動(dòng)測(cè)試系統(tǒng)方便且費(fèi)用低廉。而GPIB控制芯片是自動(dòng)測(cè)試系統(tǒng)中的關(guān)鍵芯片，此類芯片只有國(guó)外少數(shù)公司能生產(chǎn)，不僅價(jià)格昂貴，而且購(gòu)買不便。因此，GPIB 接口的FPGA實(shí)現(xiàn)具有很大的實(shí)用價(jià)值。
本文論述的是采用Verilog語(yǔ)言來(lái)設(shè)計(jì)基于IEEE488.1協(xié)議的IP Core，然后將用戶邏輯與此Core集成在一片F(xiàn)PGA中實(shí)現(xiàn)GPIB接口功能。

圖1 GPIB接口內(nèi)部結(jié)構(gòu)

圖2　AH功能狀態(tài)圖

圖3  AH功能仿真圖

GPIB 接口體系結(jié)構(gòu)設(shè)計(jì)
首先把整個(gè)待設(shè)計(jì)系統(tǒng)劃分為若干基本功能模塊，其中包括復(fù)雜的同步狀態(tài)機(jī)以及寄存器讀寫電路。內(nèi)部結(jié)構(gòu)如圖1所示。

接口功能設(shè)計(jì)
接口功能的設(shè)計(jì)是設(shè)計(jì)的核心。按照IEEE488.1協(xié)議與實(shí)際設(shè)計(jì)的要求，設(shè)計(jì)選取了八種接口功能：源方掛鉤 、受方掛鉤、講者、聽(tīng)者、服務(wù)請(qǐng)求、遠(yuǎn)控/本控、器件清除和器件觸發(fā)。其中源方掛鉤接口功能保證多項(xiàng)消息的正確傳輸；受方掛鉤接口功能保證正確地接受遠(yuǎn)地消息；講者接口功能讓器件在接口上把數(shù)據(jù)發(fā)送到其他一些器件去；聽(tīng)者接口功能讓器件在接口上接受來(lái)自于其他器件的數(shù)據(jù)；本控就是本地控制(面板或后背板)。在實(shí)際設(shè)計(jì)中，再把各接口功能劃分為若干相關(guān)狀態(tài)，這樣在用VerilogHDL實(shí)現(xiàn)這些相互作用影響的狀態(tài)躍遷的時(shí)候就可以引入狀態(tài)機(jī)設(shè)計(jì)。為了保持狀態(tài)機(jī)之間相互的狀態(tài)掛鉤的協(xié)調(diào)一致性，設(shè)計(jì)采用同步狀態(tài)機(jī)，在時(shí)鐘信號(hào)的觸發(fā)下，完成各個(gè)狀態(tài)之間的轉(zhuǎn)移。
接口功能的Verilog HDL實(shí)現(xiàn)
由于八種接口功能實(shí)現(xiàn)方式較為相似，這里以最具有代表性的受方掛鉤功能(AH)來(lái)具體說(shuō)明其用VerilogHDL的實(shí)現(xiàn)方式。對(duì)受者接口功能應(yīng)具有的能力、作用及變遷條件，用一組互相排斥而又互相聯(lián)系的狀態(tài)圖來(lái)給定，如圖2所示。狀態(tài)圖中，各狀態(tài)之間的變遷分別用狀態(tài)之間的箭頭來(lái)表示。每一個(gè)狀態(tài)變遷都用一個(gè)邏輯表達(dá)式來(lái)表示變遷的條件。表達(dá)式由本地消息、遠(yuǎn)地消息、狀態(tài)交連、運(yùn)算符等組成。其中本地消息用三個(gè)小寫的英文字母表示。遠(yuǎn)地消息用三個(gè)大寫的英文字母來(lái)表示。狀態(tài)交連是指一個(gè)接口功能的狀態(tài)變遷受其他接口功能的狀態(tài)的制約。
在用VerilogHDL語(yǔ)言對(duì)狀態(tài)機(jī)進(jìn)行的設(shè)計(jì)中，采用了一位熱碼狀態(tài)編碼。雖然一位熱碼采用的觸發(fā)器較多，但可以簡(jiǎn)化組合電路。對(duì)于寄存器數(shù)量多，而組合邏輯門相對(duì)缺乏的FPGA器件，一位熱碼可以提高電路的速度和可靠性，也有利于提高器件資源的利用率。AH功能狀態(tài)機(jī)代碼如下：
module
input  clk,reset,swrst,LADS, LACS,rdy,ATN,DAV;
output AIDS,ANRS,ACRS, ACDS,AWNS,NRFD,NDAC;
parameter S1=5'h01,S2=5'h02, S3=5'h04,S4=5'h08,S5=5'h10;
assign NRFD=(ANRS| ACRS|ACDS|AWNS ) ? NRFDt: 1'bz;
assign NDAC = (ANRS| ACRS|ACDS|AWNS) ? NDACt: 1'bz;
always @(negedge clk )
begin  if ((~reset)|swrst|((~ATN) &(~(LACS|LADS))))  present=S1;
       else  present=next; end
always @(present or LADS or LACS or rdy or ATN or DAV)         
 begin  AIDS=0 ;ANRS=0; ACRS=0; ACDS=0; AWNS=0; NRFDt=0; NDACt=0;
 case (present)        
    S1: begin  if (ATN) next=S3;
               else if((~ATN)& (LADS|LACS)) next=S2;
               else next=S1; AIDS=1; NRFDt=0;NDACt=0; end
    S2: begin if (ATN|rdy) next=S3;          
               else next=S2; ANRS=1; NRFDt=1;NDACt=1; end
    S3:  begin if (~(ATN|rdy)) next=S2;
               else if (DAV)  next=S4;
               else next=S3; ACRS=1; NRFDt=0;NDACt=1; end
    S4: begin if( (ATN)|(~ATN)&(~rdy)) next=S5;
              else next=S4; ACDS=1; NRFDt=1;NDACt=1; end
    S5:  begin if (~DAV) next=S2;
               else next=S5; AWNS=1; NRFDt=1;NDACt=0; end
    default: next=S1;
endmodule
AH功能邏輯設(shè)計(jì)的功能仿真
對(duì)前述AH功能編碼進(jìn)行編譯和功能仿真，仿真結(jié)果如圖3所示。由圖可見(jiàn)，當(dāng)同步觸發(fā)信號(hào)reset為0，swrst為1時(shí)，系統(tǒng)回到空閑態(tài)。LADS(聽(tīng)者被尋址態(tài))與LACS(聽(tīng)者作用態(tài))同時(shí)為0時(shí)，系統(tǒng)進(jìn)入AIDS(受者空閑態(tài))，此時(shí)受者NRFD、NDAC為高阻態(tài)。LADS與LACS任一為1時(shí)，受者進(jìn)入ANRS(受者未準(zhǔn)備好態(tài))。rdy為1與ATN為0時(shí)，受者進(jìn)入ACRS(受者準(zhǔn)備好態(tài))，NRFD、NDAC為0?？梢钥闯?，隨著輸入條件的變化，輸出相應(yīng)變化，滿足時(shí)序邏輯。接下來(lái)，生成受者功能模塊符號(hào)圖，以便于下一步系統(tǒng)級(jí)的設(shè)計(jì)。
其他接口功能的狀態(tài)機(jī)實(shí)現(xiàn)與AH功能類似。最后將每個(gè)接口功能的狀態(tài)機(jī)實(shí)現(xiàn)，生成便于互連的符號(hào)模塊，各個(gè)模塊連接起來(lái)就組成系統(tǒng)的接口主狀態(tài)機(jī)模塊。其中狀態(tài)機(jī)子集模塊所需的信號(hào)一些來(lái)自狀態(tài)交連(圖2陰影部分即各接口功能之間的互相影響信號(hào))，另外一些則來(lái)自其他模塊所產(chǎn)生的信號(hào)。

寄存器讀寫電路設(shè)計(jì)
在設(shè)計(jì)圖1中的寄存器讀寫電路時(shí)，選擇設(shè)計(jì)了9個(gè)8位內(nèi)部寄存器。其中可讀寄存器有5個(gè)：中斷狀態(tài)寄存器0(ISR0)、中斷狀態(tài)寄存器1(ISR1)、總線狀態(tài)寄存器(BSR)、數(shù)據(jù)輸入寄存器(DIR)和地址狀態(tài)寄存器(ADSR)；可寫寄存器有4個(gè)：中斷屏蔽寄存器0(IMR0)、中斷屏蔽寄存器1(IMR1)、地址寄存器(ADR)和輔助命令寄存器(AUXCR)。其中可讀寄存器用來(lái)存儲(chǔ)狀態(tài)機(jī)的當(dāng)前狀態(tài)、中斷情況、儀器地址、輸入數(shù)據(jù)和控制信息。計(jì)算機(jī)把中斷屏蔽位，輔助命令寫入可寫寄存器，從而實(shí)現(xiàn)對(duì)GPIB總線的控制。在上位機(jī)與芯片之間引入D0~D7 作為本地雙向數(shù)據(jù)總線，通過(guò)譯碼模塊實(shí)現(xiàn)對(duì)內(nèi)部寄存器的讀寫，產(chǎn)生狀態(tài)機(jī)子集模塊所需的信號(hào)以及GPIB接口信號(hào)。寄存器讀寫電路的設(shè)計(jì)用譯碼器，寄存器等實(shí)現(xiàn)，由于篇幅所限，這里不再贅述 。

接口的FPGA實(shí)現(xiàn)
在完成基本模塊以后，可以用類似畫電路圖的方法直接對(duì)這些模塊符號(hào)進(jìn)行調(diào)用。然后通過(guò)MAXplusⅡ進(jìn)行綜合、仿真，做在線調(diào)試。再完成整個(gè)內(nèi)部電路的軟件設(shè)計(jì)以后就可以把該“軟件核”(Core)固化到具體選定的FPGA芯片上，本文選用ALTERA公司的ACEX1K30QC208芯片。
結(jié)語(yǔ)
在測(cè)試儀器的研制過(guò)程中發(fā)現(xiàn)，GPIB接口往往不需要IEEE488.1的全部接口功能，很多儀器只需要聽(tīng)、講功能即可。如果采用Nat9914之類的芯片，控者、并行查詢功能都用不到，這樣既會(huì)造成資源與功能的浪費(fèi)，又延長(zhǎng)了開(kāi)發(fā)周期。設(shè)計(jì)基于FPGA芯片的專用IP Core不僅擁有自主知識(shí)產(chǎn)權(quán)，而且可以通過(guò)與計(jì)算機(jī)接口(如ISA口)與計(jì)算機(jī)直接相連，裝入驅(qū)動(dòng)程序即可工作。這對(duì)測(cè)試儀器開(kāi)發(fā)有一定的借鑒作用，無(wú)論是采用PCI、USB，還是單片機(jī)控制，只需將用戶邏輯與符合IEEE488.1協(xié)議的IP Core集成在一片F(xiàn)PGA中即可實(shí)現(xiàn)測(cè)試儀器的GPIB接口功能。這將大大縮短開(kāi)發(fā)周期，降低開(kāi)發(fā)成本。■

參考文獻(xiàn)
1、Nat9914 Reference Manual. National Instruments Corporation，1995