級聯(lián)型PLL時鐘處理器對系統(tǒng)定時影響最小

電子設(shè)計(jì)應(yīng)用2004年第9期

伴隨著通信市場的飛速發(fā)展，用于時鐘分配的復(fù)雜樹狀結(jié)構(gòu)得到了廣泛的運(yùn)用。為了給許多被時鐘分配及其他設(shè)計(jì)用來傳送數(shù)據(jù)(通過眾多具有數(shù)字時域精度的不同功能設(shè)計(jì)組合單元)的節(jié)點(diǎn)饋送信號，時鐘樹是必需的。由于需要采用大量的時鐘來對系統(tǒng)中的多個節(jié)點(diǎn)進(jìn)行定時，因此，在嚴(yán)格且非常精確和受限的窗口時間內(nèi)生成這些定時時鐘也就成了當(dāng)務(wù)之急。
目前，這些窗口是以皮秒為單位來測量的。隨著必須對其饋送信號的節(jié)點(diǎn)數(shù)量的增加以及必須將時鐘放入其中的定時窗口的迅速減少，設(shè)計(jì)師必須了解用于完成這些時鐘信號的生成、倍頻和傳輸?shù)钠骷奶匦?。?dāng)今的許多時鐘信號發(fā)生和傳輸產(chǎn)品都包含了PLL，因而使得定時系統(tǒng)的復(fù)雜程度進(jìn)一步增加。這些PLL使設(shè)計(jì)師能夠?qū)蠡虺暗臅r鐘進(jìn)行重新定時、消除了長距離時鐘信號傳輸過程中發(fā)生的傳播延遲、并能夠生成相位鎖定于一個基準(zhǔn)時鐘且頻率各不相同的時鐘信號。
在利用PLL獲得這些時鐘控制能力的同時，也帶來了PLL可靠性的劣化。要對所有基于PLL的時鐘處理元件所產(chǎn)生的信號質(zhì)量惡化有所了解并提供一定的容限。由PLL加至它所處理的時鐘信號上的噪聲不能被完全消除，這種噪聲常常是被容許的，而且，可對位于時鐘樹中的那些內(nèi)含PLL的元件進(jìn)行配置控制，以使它們所產(chǎn)生的噪聲得到控制且總時鐘樹性能遠(yuǎn)遠(yuǎn)高于可接受的最小值。
PLL對由其傳遞或生成的時鐘信號所施加的噪聲累積即為抖動。在電學(xué)術(shù)語里，抖動指一個規(guī)定的時鐘點(diǎn)(通常是一個指定電壓條件下的脈沖上升或下降沿)相對于其絕對期望點(diǎn)的時間偏差。這種抖動傳統(tǒng)上一直被分為兩大類。第一類為短期抖動，它是根據(jù)時點(diǎn)在相鄰時鐘周期里相對于其理想位置所產(chǎn)生的位移來測量的。用于該參數(shù)的常用術(shù)語是周期至周期抖動。

圖1  鎖相環(huán)(PLL)

圖2  零延遲緩沖器的典型抖動轉(zhuǎn)移函數(shù)曲線

另一類抖動是在一段較長的時間里測量的。用于此類抖動的一種術(shù)語是長期抖動。而使用頻率和準(zhǔn)確性都更高的術(shù)語則是長期周期抖動。在該領(lǐng)域，必須規(guī)定一個時間長度(以周期或秒為單位)，用于對事件的采樣周期進(jìn)行限制以產(chǎn)生測定值。如果對采樣周期未加限制，則事件有可能在一個不確定的位置上漂移，因此，必須設(shè)定并說明對事件的發(fā)生率進(jìn)行測量的測量周期，以便更加精確地規(guī)定測量的具體方法。對于一個特定的應(yīng)用，通常與脈沖邊沿在某一特定周期之內(nèi)所必須具有的穩(wěn)定性有關(guān)。
在建立具有合理數(shù)值的時鐘樹的過程中都不可避免地需要把基于PLL的時鐘處理元件串聯(lián)。在這種場合，需要了解每個元件所引發(fā)的抖動之間的相互影響，而且，更為重要的是應(yīng)弄清時鐘樹所生成的全部最終分量時鐘的抖動內(nèi)容。本文將從原理和功能角度進(jìn)行全面論述。
當(dāng)工程師準(zhǔn)備采用包括多個串聯(lián)PLL時鐘處理元件的設(shè)計(jì)方案時，他們常常面臨兩個信息源。第一個信息源是RF設(shè)計(jì)師所擁有的傳統(tǒng)知識。雖然有關(guān)基于RF PLL設(shè)計(jì)的介紹很多，但它們往往涉及的是那些將兩個基于PLL的信號進(jìn)行混合以生成一個和數(shù)時鐘或差分時鐘的電路。而且，它們一般也不像數(shù)字設(shè)計(jì)那樣具有皮秒級的定時限制。在數(shù)字時鐘領(lǐng)域擁有眾多的可用理論信息，但是，設(shè)計(jì)師所需的卻是一些經(jīng)驗(yàn)信息或證據(jù)，用以把該應(yīng)用難題轉(zhuǎn)化為一個清晰明了并具有預(yù)見性的觀點(diǎn)，即明確設(shè)計(jì)目標(biāo)以及應(yīng)該把設(shè)計(jì)時間和資源集中在哪些方面，從而實(shí)現(xiàn)一款健全的設(shè)計(jì)方案。
本文將對一個采用5個串聯(lián)PLL的特殊而又典型的實(shí)驗(yàn)所獲得的性能加以研究。雖然我們并不建議您采用5個PLL器件串聯(lián)配置的設(shè)計(jì)方案，但這里特意采用該方案來把設(shè)計(jì)師所關(guān)心的種種不良影響著力體現(xiàn)出來。
在研究基于PLL的時鐘處理元件時，首先需要了解的一點(diǎn)就是它們對必須通過其進(jìn)行傳遞的時鐘信號所起的作用。圖1示出了一個典型的ZDB(零延遲緩沖器)元件及其各組成部分。
對電性能而言最為重要的是由相位檢波器、誤差放大器、電荷泵以及環(huán)路濾波器所構(gòu)成的串聯(lián)元件組。對于一個輸入基準(zhǔn)時鐘信號，這些元件起一個二階低通濾波器的作用。圖2示出了抖動和頻率轉(zhuǎn)移函數(shù)以及在本例中所使用器件的帶寬響應(yīng)。
這是一幅輸入-輸出轉(zhuǎn)移函數(shù)曲線圖。它指示了至元件的任何輸入頻率的增益(和損耗)。請注意，輸入頻率(既可以是頻率本身也可以加載于輸入基準(zhǔn)信號之上)將通過環(huán)路濾波器和相位檢波器組合級進(jìn)行傳輸和放大。高于1.5MHz滾降點(diǎn)的頻率(以及復(fù)雜波的頻率分量)將因該濾波作用而被衰減，從而在經(jīng)過該器件時被抑制。
為了分析和說明PLL時鐘處理器件對通過其傳遞的時鐘信號的作用，下面將分三個不同的視圖對時鐘信號通過若干連續(xù)級時存在于其上的噪聲進(jìn)行研究。
第一個是頻域視圖。該視圖將采用一個頻譜分析儀來觀察功率電平與頻率的函數(shù)關(guān)系曲線圖，以了解這種噪聲是如何在系統(tǒng)中進(jìn)行傳播的。
第二個是長周期抖動視圖。這里可以觀察到輸出時鐘在一段較長的時間里是如何起作用的，以及這些周期性變化的實(shí)際頻率分布情況。該測量將借助一個TIA(時間間隔分析儀)來顯示發(fā)生量(總數(shù))與頻率的相互關(guān)系。
第三個是調(diào)制域視圖。在該視圖中可以觀察到一連串中等長度周期中的周期至周期(C-C)或相鄰周期間的頻率變化。它將顯示脈沖或即時頻率(抖動)的存在以及一個中等時段的視圖。
本文所使用的器件具有以下數(shù)據(jù)表特性：