PLD在DRFM中的應(yīng)用

摘   要： 本文提出一種基于PLD實(shí)現(xiàn)的DRFM(數(shù)字射頻存儲(chǔ)器)設(shè)計(jì)新方法，并進(jìn)行PLD軟件設(shè)計(jì)。DRFM在電子對(duì)抗系統(tǒng)中將雷達(dá)信號(hào)下變頻后的信號(hào)進(jìn)行采樣存儲(chǔ)，再延時(shí)轉(zhuǎn)發(fā)出去，從而實(shí)現(xiàn)距離上的欺騙干擾。利用PLD控制不僅使其優(yōu)越性能得到充分發(fā)揮，還使得電路的設(shè)計(jì)簡(jiǎn)單、靈活。
關(guān)鍵詞： PLD；DRFM；距離欺騙
引言
由于現(xiàn)代雷達(dá)采用多種先進(jìn)技術(shù)反干擾，如果欺騙信號(hào)不具有相參性就很容易被敵方雷達(dá)識(shí)別，并被作為反跟蹤和打擊的目標(biāo)。在一般的情況下，認(rèn)為DRFM復(fù)制出的信號(hào)與雷達(dá)回波信號(hào)相參，所以利用它能夠?qū)ΜF(xiàn)代雷達(dá)進(jìn)行欺騙。
欺騙的實(shí)現(xiàn)過程是這樣的：首先DRFM對(duì)輸入的信號(hào)進(jìn)行采樣存儲(chǔ)，經(jīng)過一段延時(shí)后，將存儲(chǔ)的信號(hào)輸出。這樣可在輸入和輸出之間得到所需要的延時(shí)。由于輸出的信號(hào)相比較，輸入信號(hào)沒有改變，只是時(shí)間上拖后，所以當(dāng)這種延時(shí)應(yīng)用在雷達(dá)對(duì)抗中，就可以產(chǎn)生了比真實(shí)目標(biāo)遠(yuǎn)的假目標(biāo)，即距離欺騙。
DRFM一般包括以下幾個(gè)部分：控制器、ADC、DAC和存儲(chǔ)器。在本設(shè)計(jì)中應(yīng)用Altera公司的MAX3000A系列器件進(jìn)行DRFM實(shí)現(xiàn)。

圖1   宏單元中的乘積項(xiàng) 

圖2  PLD實(shí)現(xiàn)DRFM框圖

圖3  四路存儲(chǔ)時(shí)鐘時(shí)序圖

圖4   讀寫時(shí)鐘實(shí)現(xiàn)邏輯圖

MAX3000A的結(jié)構(gòu)和性能分析
MAX3000A系列功耗低、邏輯功能強(qiáng)，相比較同類型的MAX7000A系列，其性價(jià)比顯得更高。其所包含的MAX3064的一些結(jié)構(gòu)特征參數(shù)為：可使用門數(shù)：1250個(gè)；宏單元：64個(gè)；邏輯陣列塊(LAB)：4個(gè)；最大可使用輸入輸出管腳數(shù)：64個(gè)；最大工作時(shí)鐘頻率：222.2MHz。
其宏單元的基本結(jié)構(gòu)是一個(gè)乘積項(xiàng)(如圖1)，每個(gè)邏輯陣列塊都包含16個(gè)宏單元，通過這種結(jié)構(gòu)和其擴(kuò)展可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能。
此外，每個(gè)宏單元通過一個(gè)可編程寄存器，對(duì)時(shí)鐘和控制信號(hào)進(jìn)行統(tǒng)一的管理，從而可以穩(wěn)定地實(shí)現(xiàn)高速邏輯運(yùn)算。

系統(tǒng)結(jié)構(gòu)
DRFM系統(tǒng)的構(gòu)成如圖2所示，它由PLD、ADC(8位)、FIFO、DAC(8位)和單片機(jī)構(gòu)成。其中單片機(jī)負(fù)責(zé)與外界通信，確定是否有信號(hào)輸入。
工作過程如下：首先DRFM將接收機(jī)接收的信號(hào)下變頻，經(jīng)過ADC進(jìn)行模數(shù)變換形成高速數(shù)據(jù)流，然后這些高速數(shù)據(jù)流被分成四路或者多路相對(duì)低速的數(shù)據(jù)流進(jìn)行存儲(chǔ)，接著在PLD的控制下，再利用和FIFO寫時(shí)鐘相同的時(shí)鐘讀出FIFO中存儲(chǔ)的數(shù)據(jù)，最后四路數(shù)據(jù)經(jīng)由合成器和DAC傳輸給上變頻器發(fā)射出去。

圖5  PLD實(shí)現(xiàn)延時(shí)流程圖

圖6  延時(shí)設(shè)計(jì)邏輯框圖

圖7        PLD 延時(shí)實(shí)現(xiàn)輸出波形圖

圖8    延時(shí)模塊相關(guān)應(yīng)用簡(jiǎn)圖

PLD的編程實(shí)現(xiàn)
對(duì)于整個(gè)電路來說，關(guān)鍵是工作時(shí)鐘和延時(shí)功能的實(shí)現(xiàn)。
為了滿足系統(tǒng)的工作帶寬，通常會(huì)采用很高的工作時(shí)鐘(根據(jù)那奎斯特采樣定律，采樣時(shí)鐘至少應(yīng)為信號(hào)帶寬的兩倍)。但是，高時(shí)鐘存儲(chǔ)會(huì)增加電路設(shè)計(jì)的成本。所以通常采用高采低存技術(shù)來降低成本，即將采樣的數(shù)據(jù)流分成多路數(shù)據(jù)流進(jìn)行存儲(chǔ)。舉例來說，采樣速率為400MHz，當(dāng)分成四路進(jìn)行存儲(chǔ)后，每一路的存儲(chǔ)速率為100MHz。但是，將數(shù)據(jù)流分成多路進(jìn)行存儲(chǔ)，其存儲(chǔ)時(shí)鐘沿又很難保證對(duì)應(yīng)關(guān)系(四路時(shí)鐘每路900相移)，而利用PLD設(shè)計(jì)可以很好地解決這些問題。
時(shí)鐘實(shí)現(xiàn)
對(duì)于DRFM來說，多路FIFO寫、讀時(shí)鐘直接關(guān)系到數(shù)據(jù)是否能夠被有效地寫入和讀出，如果時(shí)鐘處理不當(dāng)，整個(gè)系統(tǒng)就不能有效地工作。利用單獨(dú)的D觸發(fā)器和與或門邏輯器件組合，也可以實(shí)現(xiàn)四路時(shí)鐘，但穩(wěn)定性不能保證。而利用PLD實(shí)現(xiàn)四路時(shí)鐘，可以相對(duì)容易地實(shí)現(xiàn)比較穩(wěn)定的四路時(shí)鐘，且每路時(shí)鐘沿都能保證得很好。如圖3所示，采樣時(shí)鐘二分頻后的時(shí)鐘信號(hào)用作PLD的全局工作時(shí)鐘，通過一定的邏輯最終實(shí)現(xiàn)四路時(shí)鐘信號(hào)。
在信號(hào)合成中也利用到圖3中的四路存儲(chǔ)時(shí)鐘，即用四路時(shí)鐘將數(shù)據(jù)讀出后，同時(shí)讓四路時(shí)鐘作為選通器件使能信號(hào)(使能信號(hào)高時(shí)為有效輸出，低時(shí)輸出低電平)，這樣在采樣時(shí)鐘的每一個(gè)周期內(nèi)只有一個(gè)數(shù)據(jù)有效，并且四路輸出疊加后信號(hào)與有效輸出的一路相同，從而完成了數(shù)據(jù)的合成。
圖3中，如果每一路FIFO能夠?qū)崿F(xiàn)最大的工作時(shí)鐘是100MHz，當(dāng)采用四路并行工作后，采樣時(shí)鐘就可以達(dá)到400MHz，比單路存儲(chǔ)工作其時(shí)鐘提高四倍。
為了實(shí)現(xiàn)上述對(duì)應(yīng)的時(shí)鐘關(guān)系，采用圖4的設(shè)計(jì)。
其中CIN是采樣時(shí)鐘二分頻后時(shí)鐘信號(hào)。其被分成兩路反向時(shí)鐘后，經(jīng)過一次分頻，再將輸出時(shí)鐘進(jìn)行一定的邏輯調(diào)整，就得到了四路時(shí)鐘。
采用正交采樣技術(shù)，可以將系統(tǒng)的時(shí)鐘擴(kuò)展一倍。如果將正交采樣技術(shù)和分路存儲(chǔ)技術(shù)(假設(shè)四路存儲(chǔ))結(jié)合到一起，在不考慮系統(tǒng)體積的因素下，理論上可以將整個(gè)系統(tǒng)時(shí)鐘相對(duì)于單路存儲(chǔ)擴(kuò)展8倍。
延時(shí)的實(shí)現(xiàn)
DRFM的距離欺騙是通過FIFO讀使能和寫使能之間的延時(shí)來實(shí)現(xiàn)的，其原理如下：通過單片機(jī)給定的中斷信號(hào)確定是否有信號(hào)輸入。當(dāng)確定有時(shí)，將信號(hào)采樣存儲(chǔ)，同時(shí)啟動(dòng)內(nèi)部計(jì)數(shù)器工作。當(dāng)計(jì)數(shù)器計(jì)數(shù)到一定值(其值可以通過單片機(jī)給定，也可以通過PLD內(nèi)部得到)時(shí)，使FIFO讀使能有效，將數(shù)據(jù)讀出交由DA變換，從而完成一定延時(shí)功能。此延時(shí)值根據(jù)模擬不同的運(yùn)動(dòng)方式(勻速運(yùn)動(dòng)、加速運(yùn)動(dòng))應(yīng)分別滿足下面的關(guān)系：

當(dāng)前一次延時(shí)操作完成后，PLD從單片機(jī)將另一延時(shí)值讀入，或者自動(dòng)產(chǎn)生另一延時(shí)值，并且將讀寫使能都置為無效(FIFO為空時(shí)，讀自動(dòng)無效)，等待下一次信號(hào)的輸入。
為了確保信號(hào)數(shù)據(jù)全部存儲(chǔ)而不被丟失，除了使FIFO存儲(chǔ)容量滿足一定要求，還應(yīng)使得寫使能有效期內(nèi)，存儲(chǔ)的數(shù)據(jù)不能超過存儲(chǔ)器的存儲(chǔ)深度，以避免數(shù)據(jù)溢出。
為了使得延時(shí)值不會(huì)超過雷達(dá)所能探測(cè)的最大距離，計(jì)數(shù)延時(shí)的最大值也應(yīng)該滿足一定的要求。
設(shè)計(jì)流程圖如圖5所示。在設(shè)計(jì)中，采用的方式是內(nèi)部自發(fā)產(chǎn)生延時(shí)值。其中cin1[7..0]為循環(huán)計(jì)數(shù)值，gclk為全局工作時(shí)鐘，rsin為外部中斷信號(hào)，ren1、wen1 為FIFO讀寫使能信號(hào)，低有效。其設(shè)計(jì)邏輯圖如圖6所示。
圖6包括三個(gè)模塊：add模塊、yanshi3模塊和2xuan1模塊。其中add模塊循環(huán)實(shí)現(xiàn)加功能，2xuan1模塊確定延時(shí)值不超過最大值，yanshi3模塊則根據(jù)add模塊的結(jié)果進(jìn)行延時(shí)。圖7是最后的仿真結(jié)果(部分)。
gclk是全局輸入時(shí)鐘信號(hào)。rsin是信號(hào)輸入確定，高電平表示有信號(hào)輸入，高電平所持續(xù)時(shí)間的大小相對(duì)于信號(hào)的長(zhǎng)短。empty由FIFO給定，當(dāng)FIFO讀出所有的數(shù)據(jù)時(shí)，自動(dòng)置empty為高，并使得讀無效；當(dāng)有數(shù)據(jù)寫入時(shí)，這個(gè)值賦為低。wen1和ren1為FIFO的讀、寫使能信號(hào)，低有效。
從圖7可以看出，ren1每一次有效都要比wen1滯后一段時(shí)間這個(gè)時(shí)間是由cin1[7..0]的值確定的，并且cin1[7..0]能夠根據(jù)需要改變。

相關(guān)應(yīng)用
利用這種電路和延時(shí)線的結(jié)合，可以產(chǎn)生任意組合的延時(shí)(如圖8所示)。
DRFM通常可以實(shí)現(xiàn)ms到ms級(jí)的延時(shí)，而延時(shí)線可以實(shí)現(xiàn)ps到ns級(jí)的延時(shí)。這樣就可以通過DRFM粗延時(shí)，延時(shí)線微延時(shí)就可以實(shí)現(xiàn)各種寬范圍，高精度的延時(shí)。其輸入信號(hào)的帶寬由DRFM的采樣頻率決定。

結(jié)語
基于PLD的DRFM設(shè)計(jì)新方法，通過采用四路并行時(shí)鐘進(jìn)行數(shù)據(jù)分流，從而在不提高存儲(chǔ)時(shí)鐘的前提下，提高了整個(gè)系統(tǒng)的工作時(shí)鐘；并且通過邏輯設(shè)計(jì)能夠很容易地實(shí)現(xiàn)精確的延時(shí)?！?/p>

參考文獻(xiàn)
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