AD9959簡(jiǎn)化測(cè)控通信系統(tǒng)中多路DDS之間信號(hào)同步設(shè)計(jì)
摘要: 給出一種利用AD9959多通道DDS同步特性,簡(jiǎn)化測(cè)控通信系統(tǒng)中多路DDS同步設(shè)計(jì)的方案,與原有方案相比具有控制方式靈活、外圍元件少,性能優(yōu)良等優(yōu)點(diǎn)。
關(guān)鍵詞: DDS;同步;AD9959;測(cè)控通信
引言
近年來(lái),為了提高信息傳輸速率,增強(qiáng)通信抗干擾能力,飛行器測(cè)控通信系統(tǒng)已從統(tǒng)一載波體制向擴(kuò)頻統(tǒng)一測(cè)控通信體制發(fā)展。但是,這種寬帶擴(kuò)頻測(cè)控技術(shù)的應(yīng)用使得同步設(shè)計(jì)成為系統(tǒng)實(shí)現(xiàn)的難點(diǎn),尤其對(duì)于多頻率源系統(tǒng),信號(hào)之間的嚴(yán)格同步更為困難。一般情況下,為了獲得多路DDS的同步,設(shè)計(jì)者往往會(huì)使用多種手段對(duì)參考時(shí)鐘、數(shù)據(jù)刷新、鎖相倍頻等步驟小心處理,這樣不但耗費(fèi)了大量的精力物力,而且效果往往不盡如人意。
美國(guó)ADI公司推出的高性能4通道直接數(shù)字式頻率合成器AD9959,在單芯片上集成了4個(gè)獨(dú)立的DDS核,通過(guò)一個(gè)公用參考頻率內(nèi)部同步4個(gè)DDS通道,避免了多個(gè)DDS同步過(guò)程中由于器件特性差異造成同步困難的問(wèn)題,在降低同步設(shè)計(jì)難度的同時(shí),還提供了靈活的控制能力。
AD9959
AD9959是美國(guó)ADI公司的多通道DDS器件,內(nèi)部包含4個(gè)同步的10bit 500MHz DDS。每個(gè)DDS通道擁有獨(dú)立的32bit頻率分辨率控制、14bit相位偏移控制及10bit 輸出幅度控制,輸出經(jīng)過(guò)10bit DAC轉(zhuǎn)化為標(biāo)準(zhǔn)正弦信號(hào)。采用這種獨(dú)立控制方式便于校正模擬濾波、放大或PCB布線引起的I/Q信號(hào)失配。AD9959擁有16級(jí)幅度、頻率或相位調(diào)制(ASK、FSK、PSK),支持線性掃頻、掃相、掃幅等功能,具有良好的寬帶、窄帶無(wú)雜散噪聲(SFDR)性能。高速串行I/O端口兼容早期ADI DDS產(chǎn)品的SPI串行通信方式,通過(guò)4個(gè)串行數(shù)據(jù)引腳SDIO[3..0]可方便對(duì)芯片進(jìn)行編程操作,具有良好的多通道同步性能。亦可采用菊花鏈方式用一個(gè)主控芯片(DSP或FPGA)同步多個(gè)AD9959器件以獲得更多同步DDS通道。
AD9959內(nèi)部結(jié)構(gòu)如圖1所示。
圖1 AD9959內(nèi)部結(jié)構(gòu)
AD9959內(nèi)部的每個(gè)DDS通道都擁有獨(dú)立的32bit相位累加器和相位-幅度轉(zhuǎn)換器。當(dāng)相位累加開始計(jì)時(shí)并且相位增量(頻率調(diào)諧字FTW)大于0時(shí),相位累加器的輸出數(shù)據(jù)作為波形存儲(chǔ)器的取樣地址,輸出數(shù)字化的正弦波形(梯形正弦波)。相位-幅度裝換器同時(shí)將相位信息通過(guò)運(yùn)算轉(zhuǎn)化為幅度信息。每個(gè)通道的輸出頻率(fo)是相位累加器翻轉(zhuǎn)率的函數(shù)。頻率、相位及幅度關(guān)系由下面的公式表示:
頻率
式中,
fs表示系統(tǒng)的時(shí)鐘頻率,F(xiàn)TW為頻率調(diào)諧字,232表示相位累加器的容量。
幅度
式中ACR表示幅度幅度控制字;
相位
式中POW表示相位偏移字。
AD9959具有多種工作模式:?jiǎn)晤l(Single Tone)、調(diào)制(Modulation)和線掃(Linear Sweep)3種模式。
AD9959串行1/O提供多種配置工作方式,串口兼容ADI早期DDS采用的SPI串行方式。
AD9959的運(yùn)行是主控芯片(單片機(jī)、DSP或可編程邏輯)通過(guò)串行I/O改寫其內(nèi)部寄存器值來(lái)實(shí)現(xiàn)的。因此,寄存器是AD9959的控制核心??刂萍拇嫫髦饕瓿赏ǖ肋x擇,多設(shè)備同步及相位累加器清零等功能;通道控制寄存器主要完成各通道功能的選擇,頻率、相位、幅度的設(shè)置。各寄存器的使用是通過(guò)不同地址的8位數(shù)據(jù)值來(lái)決定。
AD9959在測(cè)控通信系統(tǒng)中的應(yīng)用
多進(jìn)制正交擴(kuò)頻信號(hào)產(chǎn)生
在測(cè)控通信系統(tǒng)的設(shè)計(jì)中系統(tǒng)的可靠性尤為重要,特別是同步不好輕則誤碼率高,重則系統(tǒng)無(wú)法正常工作。如圖2所示,在以往的設(shè)計(jì)中,要成功地同步各路DDS首先要將參考時(shí)鐘的相位差最小化,且時(shí)鐘邊沿要足夠的陡,以免增加時(shí)鐘的相位誤差。其次,數(shù)據(jù)刷新時(shí)鐘(I/O _Update)決定了DDS內(nèi)部寄存器值的改變時(shí)間,多路DDS必須同步改變工作寄存器的值。再次,DDS所需頻率由頻率源經(jīng)過(guò)倍頻鎖相后提供,但這樣會(huì)帶來(lái)倍頻鎖相后時(shí)間信號(hào)相位延遲等問(wèn)題。此外,由于濾波器特性的不一致,也往往會(huì)造成已經(jīng)同步的DDS輸出信號(hào)經(jīng)過(guò)濾波平滑處理后進(jìn)入調(diào)制器的信號(hào)卻發(fā)生失配。因此需要不斷地對(duì)FPGA中的控制時(shí)序做反復(fù)調(diào)整。但由于器件之間的差異性與溫度特定的不同,調(diào)整好的時(shí)序控制程序往往不適用于另一個(gè)同樣的電路。諸多因素為信號(hào)同步帶來(lái)很多麻煩。
圖2 原正交擴(kuò)頻信號(hào)產(chǎn)生方案
在新方案中,由于單片AD9959集成了4個(gè)DDS通道,無(wú)需4片AD9852及其外部電路,大大減小了PCB面積。單片AD9959由一組共享的參考時(shí)鐘頻率在內(nèi)部同步4個(gè)獨(dú)立的DDS通道,在線可編程的通道控制信號(hào)隨時(shí)調(diào)整由外部路徑產(chǎn)生的不均衡性。I、Q數(shù)據(jù)流可實(shí)現(xiàn)良好的正交。即時(shí)正交關(guān)系和幅度匹配發(fā)生輕微的變化,由于其14bit的相位調(diào)整和32bit的幅度調(diào)整,誤差將保持在很小的可容許的范圍內(nèi)。上電后FPGA從配置芯片中加載程序,完成發(fā)送時(shí)序及系統(tǒng)的控制,PN碼和Walsh函數(shù)的產(chǎn)生也是由FPGA實(shí)現(xiàn)。在FPGA的控制下,4路DDS輸出同步正交信號(hào)到專用調(diào)制芯片,可產(chǎn)生QPSK、16QAM等多種調(diào)制信號(hào),各項(xiàng)指標(biāo)滿足系統(tǒng)要求,性能穩(wěn)定。
基于正交信號(hào)的上變頻
如圖3所示,雖然DDS具有良好的頻率特性和相位特定,但在測(cè)控通信系統(tǒng)中設(shè)備往往工作在VHF、UHF、L/S/C等頻率較高的頻段,而DDS無(wú)法直接滿足UHF頻段以上的頻率要求,必須進(jìn)行上變頻。通常用鎖相環(huán)(PLL)反饋環(huán)路中的DDS進(jìn)行上變頻,但受到PLL的鎖定時(shí)間及帶寬的影響,這種方式不適合頻率高速變化的場(chǎng)合。此時(shí),采用AD9959,對(duì)兩個(gè)正交的DDS通道進(jìn)行單邊帶上變頻,其中兩路DDS作為I/Q通路,另兩路DDS作為相位相差90度的本振信號(hào)源,這種方法非常適合快速跳頻系統(tǒng),不但保證了本振與I/Q數(shù)據(jù)的同步而且有效地抑止了冗余邊帶的產(chǎn)生。由于冗余邊帶的顯著減小,濾波器設(shè)計(jì)難度也大大降低。圖4 比較了采用DDS正交上變頻方案與PLL上變頻的冗余邊帶抑制能力。
圖3 DDS單邊帶抑制載波上變頻
圖4 a 沒有采用正交上變頻的單音頻譜
b 采用DDS正交上變頻的單音頻譜
結(jié)語(yǔ)
以4通道DDS芯片AD9959為核心的測(cè)控通信電路已應(yīng)用于某無(wú)人機(jī)測(cè)控通信系統(tǒng)中,無(wú)論是正交擴(kuò)頻中還是DDS上變頻都有出色的性能表現(xiàn)。4個(gè)DDS核天生同步的特性不僅降低了系統(tǒng)的成本,減小了PCB面積,而且大大簡(jiǎn)化了系統(tǒng)同步設(shè)計(jì)的復(fù)雜度,縮短了研發(fā)周期。
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評(píng)論