基于DSP Builder的DDS設(shè)計(jì)及其FPGA實(shí)現(xiàn)

　　1 DDS的工作原理

　　DDS的結(jié)構(gòu)原理圖如圖1所示，DDS以數(shù)控振蕩器的方式，產(chǎn)生頻率、相位和幅度可控的正弦波[3]。電路包括了相位累加器、相位調(diào)制器、正弦ROM查找表、基準(zhǔn)時(shí)鐘源、D/A轉(zhuǎn)換器等組成。其中前三者是DDS結(jié)構(gòu)中的數(shù)字部分，具有數(shù)控頻率合成的功能。

　　DDS系統(tǒng)的核心是相位累加器，完成相位累加過(guò)程。在基準(zhǔn)時(shí)鐘的控制下，頻率控制字由累加器累加，以得到相應(yīng)的相位數(shù)據(jù)，相位調(diào)制器接收相位累加器的相位輸出，主要用于信號(hào)的相位調(diào)制，其輸出的數(shù)據(jù)作為取樣地址來(lái)尋址正弦ROM查 找表，完成相位-幅度變換，輸出不同的幅度編碼；再經(jīng)過(guò)D/A轉(zhuǎn)換器得到相應(yīng)的階梯波；最后經(jīng)低通濾波器對(duì)階梯進(jìn)行平滑處理，即可得到由頻率控制字決定的連續(xù)變換輸出的正弦波。 

　　2 基于DSP Builder和DDS設(shè)計(jì)

　　2.1 DSP Builder簡(jiǎn)介

　　DSP Builder是美國(guó)Altera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統(tǒng)級(jí)工具，他作為Matlab的一個(gè)Simulink工具箱，使得用FPGA設(shè)計(jì)DSP系統(tǒng)完全通過(guò)Simulink的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真，設(shè)計(jì)模型可直接向VHDL硬件描述語(yǔ)言轉(zhuǎn)換，并自動(dòng)調(diào)用QuartusⅡ等EDA設(shè)計(jì)軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)的融合為一體，充分體現(xiàn)了現(xiàn)代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢(shì)。

　　2.2 DSP Builder設(shè)計(jì)原理及參數(shù)設(shè)置

　　基于DSP Builder的DDS系統(tǒng)如圖2和圖3所示，DDS子系統(tǒng)Subsystem有3個(gè)輸入，分別為Freqword（32位頻率控制字）、Phaseword（32位相位控制字）、Amp（10位幅度控制字）；一個(gè)輸出，即10位DDSOut輸出。2個(gè)Parallel Adder Subtractor分別為相位累加器和相位調(diào)制器，LUT為正弦ROM查找表。設(shè)置Simulink的仿真停止時(shí)間stop time為5，仿真步進(jìn)Fixed Step Size為le-3。圖（4）對(duì)應(yīng)頻率、相位和幅度控制字分別為4000000，0和10（參數(shù)1）時(shí)DDS系統(tǒng)的輸出波形，圖5對(duì)應(yīng)頻率、相位和幅度控制字分別為9000000，500000000和15（參數(shù)2）時(shí)DDS系統(tǒng)的輸出波形。

　　3 基于FPGA的DDS設(shè)計(jì) 

　　3.1 DDS的FPGA實(shí)現(xiàn)

　　Matlab/Simulink對(duì)已經(jīng)設(shè)計(jì)好的DDS系統(tǒng)進(jìn)行編譯，通過(guò)調(diào)用DSP Builder的SignalCompiler工具可直接生成QuartusⅡ 工程文件，再調(diào)用QuartusⅡ完成綜合，網(wǎng)表生成和適配，直至完成FPGA的配置下載過(guò)程。

　　本設(shè)計(jì)方案采用的FPGA芯片是Altera公司的Cyclone系列芯片EP1C6Q240C8，，其容量6000個(gè)邏輯宏單元，等效于標(biāo)準(zhǔn)15萬(wàn)邏輯門(mén)電路，速度為-8，完成可通過(guò)單片芯片電路實(shí)現(xiàn)DDS，相位累加和相位調(diào)制器均為32位，正弦ROM查找表存儲(chǔ)1024