高速單片機硬件關(guān)鍵參數(shù)設(shè)計概述

　　摘要：隨著目前新技術(shù)、新工藝的不斷出現(xiàn)，高速單片機的應用越來越廣，對硬件的可靠性問題便提出更高的要求。本文將從硬件的可靠性角度描述高速單片機設(shè)計的關(guān)鍵點。

    關(guān)鍵詞：高速單片機 可靠性 特性阻抗 SI PI EMC 熱設(shè)計

引 言

隨著單片機的頻率和集成度、單位面積的功率及數(shù)字信號速度的不斷提高，而信號的幅度卻不斷降低，原先設(shè)計好的、使用很穩(wěn)定的單片機系統(tǒng)，現(xiàn)在可能出現(xiàn)莫名其妙的錯誤，分析原因，又找不出問題所在。另外，由于市場的需求，產(chǎn)品需要采用高速單片機來實現(xiàn)，設(shè)計人員如何快速掌握高速設(shè)計呢?

　　硬件設(shè)計包括邏輯設(shè)計和可靠性的設(shè)計。邏輯設(shè)計實現(xiàn)功能。硬件設(shè)計工程師可以直接通過驗證功能是否實現(xiàn)，來判定是否滿足需求。這方面的資料相當多，這里就不敘述了。硬件可靠性設(shè)計，主要表現(xiàn)在電氣、熱等關(guān)鍵參數(shù)上。我將這些歸納為特性阻抗、SI、PI、EMC、熱設(shè)計等5個部分。

1 特性阻抗

　　近年來，在數(shù)字信號速度日漸增快的情況下，在印制板的布線時，還應考慮電磁波和有關(guān)方波傳播的問題。這樣，原來簡單的導線，逐漸轉(zhuǎn)變成高頻與高速類的復雜傳輸線了。

　　在高頻情況下，印制板（PCB）上傳輸信號的銅導線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導線路，如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應，會得到以下公式：

　　式中Z0即特性阻抗，單位為Ω。

　　PCB的特性阻抗Z0與PCB設(shè)計中布局和走線方式密切相關(guān)。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度、介質(zhì)的介電常數(shù)和厚度、焊盤的厚度、地線的路徑、周邊的走線等。

　　在PCB的特性阻抗設(shè)計中，微帶線結(jié)構(gòu)是最受歡迎的，因而得到最廣泛的推廣與應用。最常使用的微帶線結(jié)構(gòu)有4種：表面微帶線（surface microstrip）、嵌入式微帶線（embedded microstrip）、帶狀線（stripline）、雙帶線（dual-stripline）。下面只說明表面微帶線結(jié)構(gòu)，其它幾種可參考相關(guān)資料。表面微帶線模型結(jié)構(gòu)如圖2所示。

    Z0的計算公式如下：

　　對于差分信號，其特性阻抗Zdiff修正公式如下：

　　公式中：

　　——PCB基材的介電常數(shù)；

　　b——PCB傳輸導線線寬；

　　d1——PCB傳輸導線線厚；

　　d2——PCB介質(zhì)層厚度；

　　D——差分線對線邊沿之間的線距。

　　從公式中可以看出，特性阻抗主要由、b、d1、d2決定。通過控制以上4個參數(shù)，可以得到相應的特性阻抗。

2 信號完整性（SI）

　　SI是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中的信號能夠以要求的時序、持續(xù)時間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現(xiàn)了信號完整性問題。從廣義上講，信號完整性問題主要表現(xiàn)為5個方面：延遲、反射、串擾、同步切換噪聲和電磁兼容性。

　　延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發(fā)送端發(fā)出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統(tǒng)的時序產(chǎn)生影響。在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導線的長度和導線周圍介質(zhì)的介電常數(shù)。

　　當PCB板上導線(高速數(shù)字系統(tǒng)中稱為傳輸線)的特征阻抗與負載阻抗不匹配時，信號到達接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發(fā)生畸變，甚至出現(xiàn)信號的過沖和下沖。如果信號在傳輸線上來回反射，就會產(chǎn)生振鈴和環(huán)繞振蕩。

　　由于PCB板上的任何兩個器件或?qū)Ь€之間都存在互容和互感，因此，當一個器件或一根導線上的信號發(fā)生變化時，其變化會通過互容和互感影響其它器件或?qū)Ь€，即串擾。串擾的強度取決于器件及導線的幾何尺寸和相互距離。

　　信號質(zhì)量表現(xiàn)為幾個方面。對于大家熟知的頻率、周期、占空比、過沖、振鈴、上升時間、下降時間等，在此就不作詳細介紹了。下面主要介紹幾個重要概念。

　?、俑唠娖綍r間（high time），指在一個正脈沖中高于Vih_min部分的時間。

　?、诘碗娖綍r間（low time），指在一個負脈沖中低于Vil_max部分的時間，如圖3所示。

　?、劢r間（setup time），指一個輸入信號（input signal）在參考信號（reference signal）到達指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時間。

　?、鼙３謺r間（hold time），是數(shù)據(jù)在參考引腳經(jīng)過指定的轉(zhuǎn)換后，必須穩(wěn)定的最短時間，如圖4所示。

　?、萁r間裕量（setup argin），指所設(shè)計系統(tǒng)的建立時間與接收端芯片所要求的最小建立時間的差值。

　　⑥保持時間裕量（hold argin），指所設(shè)計系統(tǒng)的保持時間與接收端芯片所要求的最小保持時間之間的差值。

　?、邥r鐘偏移（clock skew），指不同的接收設(shè)備接收到同一時鐘驅(qū)動輸出之間的時間差。

　?、郥co（time clock to output，時鐘延遲），是一個定義包括一切設(shè)備延遲的參數(shù)，即Tco=內(nèi)部邏輯延遲 （internal logic delay） + 緩沖器延遲（buffer delay）。

　?、嶙畲蠼?jīng)歷時間（Tflightmax），即final switch delay，指在上升沿，到達高閾值電壓的時間，并保持高電平之上，減去驅(qū)動所需的緩沖延遲。

　　⑩最小經(jīng)歷時間（Tflightmin），即first settle delay，指在上升沿，到達低閾值電壓的時間，減去驅(qū)動所需的緩沖延遲。

　　時鐘抖動（clock jitter），是由每個時鐘周期之間不穩(wěn)定性抖動而引起的。一般由于PLL在時鐘驅(qū)動時的不穩(wěn)定性引起，同時，時鐘抖動引起了有效時鐘周期的減小。

　　串擾（crosstalk）。鄰近的兩根信號線，當其中的一根信號線上的電流變化時（稱為aggressor，攻擊者），由于感應電流的影響，另外一根信號線上的電流也將引起變化（稱為victim，受害者）。

　　SI是個系統(tǒng)問題，必須用系統(tǒng)觀點來看。以下是將問題的分解。

　　◆ 傳輸線效應分析：阻抗、損耗、回流……

　　◆ 反射分析：過沖、振鈴……

　　◆ 時序分析：延時、抖動、SKEW……

　　◆ 串擾分析

　　◆ 噪聲分析：SSN、地彈、電源下陷……

　　◆ PI設(shè)計：確定如何選擇電容、電容如何放置、PCB合適疊層方式……

　　◆ PCB、器件的寄生參數(shù)影響分析

　　◆ 端接技術(shù)等

3 電源完整性PI

　　PI的提出，源于當不考慮電源的影響下基于布線和器件模型而進行SI分析時所帶來的巨大誤差，相關(guān)概念如下。

　　◆ 電子噪聲，指電子線路中某些元器件產(chǎn)生的隨機起伏的電信號。

　　◆ 地彈噪聲。當PCB板上的眾多數(shù)字信號同步進行切換時(如CPU的數(shù)據(jù)總線、地址總線等)，由于電源線和地線上存在阻抗，會產(chǎn)生同步切換噪聲，在地線上還會出現(xiàn)地平面反彈噪聲(簡稱地彈)。SSN和地彈的強度也取決于集成電路的I/O特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式。負載電容的增大、負載電阻的減小、地電感的增大、同時開關(guān)器件數(shù)目的增加均會導致地彈的增大。

　　◆ 回流噪聲。只有構(gòu)成回路才有電流的流動，整個電路才能工作。這樣，每條信號線上的電流勢必要找一個路徑，以從末端回到源端。一般會選擇與之相近的平面。由于地電平面（包括電源和地）分割，例如地層被分割為數(shù)字地、模擬地、屏蔽地等，當數(shù)字信號走到模擬地線區(qū)域時，就會產(chǎn)生地平面回流噪聲。

　　◆ 斷點，是信號線上阻抗突然改變的點。如用過孔（via）將信號輸送到板子的另一側(cè)，板間的垂直金屬部分是不可控阻抗，這樣的部分越多，線上不可控阻抗的總量就越大。這會增大反射。還有，從水平方向變?yōu)榇怪狈较虻?0