ＶＨＤＬ設(shè)計中電路簡化問題的探討

近年來，隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計已不能滿足要求，迫切需要提高設(shè)計效率。在這樣的技術(shù)背景下，能大大降低設(shè)計難度的ＶＨＤＬ設(shè)計方法正越來越廣泛地被采用。但是ＶＨＤＬ設(shè)計是行為級的設(shè)計，所帶來的問題是設(shè)計者的設(shè)計思考與電路結(jié)構(gòu)相脫節(jié)。設(shè)計者主要是根據(jù)ＶＨＤＬ的語法規(guī)則對系統(tǒng)目標(biāo)的邏輯行為進(jìn)行描述然后通過綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時延的仿真。實(shí)際設(shè)計過程中，由于每個工程師對語言規(guī)則、對電路行為的理解程度不同，每個人的編程風(fēng)格不同，往往同樣的系統(tǒng)功能，描述的方式是不一樣的，綜合出來的電路結(jié)構(gòu)更是大相徑庭。因此，即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時延特性都會有很大的差別，甚至某些臃腫的電路還會產(chǎn)生難以預(yù)料的問題。從這個問題出發(fā)，我們就很有必要深入討論在ＶＨＤＬ設(shè)計中如何簡化電路結(jié)構(gòu)，優(yōu)化電路設(shè)計的問題。

 
１ 描述方法對電路結(jié)構(gòu)的影響 

 
用ＶＨＤＬ進(jìn)行設(shè)計，其最終綜合出的電路的復(fù)雜程度除取決于設(shè)計要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計工程師對電路的描述方法和對設(shè)計的規(guī)劃水平的影響。最常見的使電路復(fù)雜化的原因之一是設(shè)計中存在許多本不必要的類似ＬＡＴＣＨ的結(jié)構(gòu)。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時序配合的原因而導(dǎo)致不可預(yù)料的結(jié)果。例如對于同一譯碼電路有不同ＶＨＤＬ描述： 
１： ＩＦ ＩＮＤＥＸ＝″０００００″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″００００１１１″ 
ＥＬＳＩＦ ＩＮＤＥＸ＝″００００１″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″０００１０００″ 
ＬＳＩＦ ＩＮＤＥＸ＝″０００１０″ ＴＨＥＮ 
ＳＴＥＰＳＩＺＥ＜＝″０００１００１″ 
…… 
ＥＬＳＥ 
ＳＴＥＰＳＩＺＥ＜＝″０００００００″ 
ＥＮＤ ＩＦ； 
２：ＳＴＥＰＳＩＺＥ＜＝″００００１１１″ ＷＨＥＮ ＩＮＤＥＸ＝″０００００″ ＥＬＳＥ 
″０００１０００″ ＷＨＥＮ ＩＮＤＥＸ＝″００００１″ＥＬＳＥ 
″０００１００１″ＷＨＥＮ ＩＮＤＥＸ＝″０００１０″ ＥＬＳＥ 
…… 
 
以上兩段程序描述了同一個譯碼電路。第二段程序由于ＷＨＥＮ ．．．．．ＥＬＳＥ的語句不能生成鎖存器的結(jié)構(gòu)且ＥＬＳＥ后一定要有結(jié)果，所以不會有問題，而第一個程序如果不加ＥＬＳＥ ＳＴＥＰＳＩＺＥ〈＝“０００００００”這句，則會生成一個含有７位寄存器的結(jié)構(gòu)，雖然都能實(shí)現(xiàn)相同的譯碼功能。但是電路復(fù)雜度會大增。而由于每個工程師的寫作習(xí)慣不同，有的喜歡用ＩＦ．．．．ＥＬＳＥ的語句，有的喜歡用ＷＨＥＮ．．．．．ＥＬＳＥ的方式，而用ＩＦ．．．．．ＥＬＳＥ時，如稍不注意，在描述不需要寄存器的電路時沒加ＥＬＳＥ，則會引起電路不必要的開銷。所以在ＶＨＤＬ設(shè)計中要慎用ＩＦ ．．．ＥＬＳＥ這類能描述自身值代入的語句。 

２ 設(shè)計規(guī)劃的優(yōu)劣直接影響電路結(jié)構(gòu) 
另一主要引起電路復(fù)雜化的原因是對設(shè)計規(guī)劃的不合理。雖然ＶＨＤＬ語言能從行為描述生成電路，但一個完整的設(shè)計一般來說都不可能由直接描述設(shè)計的目標(biāo)功能來實(shí)現(xiàn)的。總要把設(shè)計分成若干部分，每一部分再分別描述其行為。這就涉及到如何劃分功能模塊的問題，要求對設(shè)計了解的較深入，才能使劃分更有效，才能降低電路的復(fù)雜程度。例如我們設(shè)計一個時鐘源為１ｋＨｚ，每３２秒發(fā)出一組信號（共八組）的簡單的控制器來說。下面有兩種實(shí)現(xiàn)方法： 
（１）用１５位的記數(shù)器實(shí)現(xiàn)把輸入１ＫＨｚ的時鐘分頻為１／３２Ｈｚ，然后用這個作為時鐘驅(qū)動一個３位的記數(shù)器，這個記數(shù)器的八個狀態(tài)分別通過一個３－８譯碼器發(fā)出所要求的信號。 
(２)直接用１８位的記數(shù)器把輸入的１ＫＨｚ時鐘進(jìn)行分頻，再利用記數(shù)器的八個相距３２秒的狀態(tài)來推動一個１２－８譯碼器來實(shí)現(xiàn)。 
對于如此的設(shè)計要求，ＶＨＤＬ程序分別如下所示： 
１． 第一種設(shè)計方法的ＶＨＤＬ源程序 
ｐｒｏｃｅｓｓ(ｃｌｋｃｃｌｋｃｏｕｎｔ２) 
ｂｅｇｉｎ 
ｉｆ(ｃｌｋ＝＇１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ２＜＝ｃｏｕｎｔ２ ＋ １ 
ｉｆ(ｃｏｕｎｔ２＝″０００００００００００００００″)ｔｈｅｎ 
ｃｃｌｋ＜＝＇１＇ 
ｅｌｓｅ 
ｃｃｌｋ＜＝＇０＇ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ 
ｐｒｏｃｅｓｓ(ｃｃｌｋｃｏｕｎｔ３ｃｔｅｍｐ) 
ｂｅｇｉｎ 
ｉｆ(ｃｃｌｋ＝＇１＇ ａｎｄ ｃｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ３＜＝ｃｏｕｎｔ３ ＋ １ 
ｉｆ(ｃｏｕｎｔ３＝″０００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００００１″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″００１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００００１０″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″０１０″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００１００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″０１１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００１０００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００１００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１０１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００１０００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１１０″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０１００００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ３＝″１１１″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″１０００００００″ 
ｅｌｓｅ 
ｃｔｅｍｐ＜＝″００００００００″ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ  
２． 第二種設(shè)計方法的ＶＨＤＬ源程序 
ｐｒｏｃｅｓｓ(ｃｌｋｃｔｅｍｐｃｏｕｎｔ) 
ｂｅｇｉｎ 
ｉｆ(ｃｌｋ＝＇１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ)ｔｈｅｎ 
ｃｏｕｎｔ＜＝ｃｏｕｎｔ ＋ １ 
ｉｆ(ｃｏｕｎｔ＝″０００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００００１″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″００１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００００１０″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″０１００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００００１００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″０１１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００００１０００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１０００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０００１００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１０１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″００１０００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１１００００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″０１００００００″ 
ｅｌｓｉｆ(ｃｏｕｎｔ＝″１１１０００００００００００００００″)ｔｈｅｎ 
ｃｔｅｍｐ＜＝″１０００００００″ 
ｅｎｄ ｉｆ 
ｅｎｄ ｉｆ 
ｅｎｄ ｐｒｏｃｅｓｓ 
對于第一種的程序可以綜合出的電路如圖１所示。 
該電路用一個１５位的加法器和寄存器組成一個１５位的記數(shù)器。在記數(shù)器記完一周回到“０００００００００００００００”時，通過后面的１５輸入的與非門和一位的觸發(fā)器就可以實(shí)現(xiàn)同步的進(jìn)行２１５次分頻，同步輸出３２Ｈｚ的時鐘ＣＣＬＫ。ＣＣＬＫ再驅(qū)動一８位的移位寄存器，便可實(shí)現(xiàn)每３２秒輸出一信號。 
而用第二種的程序設(shè)計綜合出的電路如圖２所示。 
圖２所示的電路用一個１８位的加法器和寄存器組成一個１８位的記數(shù)器。后接了８個１８輸入的邏輯門和８輸入的或門。輸入的１ＫＨｚ時鐘經(jīng)過記數(shù)器被分頻，其中有八個相隔３２Ｈｚ的記數(shù)狀態(tài)，邏輯門就負(fù)責(zé)把這八狀態(tài)譯碼成所需的八組信號。譯碼后的數(shù)據(jù)通過選擇器輸出到８位的觸發(fā)器，以實(shí)現(xiàn)同步輸出。還有個鎖存器，是用來保持輸出信號不變，在八個狀態(tài)中的從一個狀態(tài)變到下一個之前，保持前一個的數(shù)值。選擇器當(dāng)邏輯門輸出新的數(shù)據(jù)時讓其輸出數(shù)據(jù)通過，在新數(shù)據(jù)到來之前輸出鎖存器的數(shù)據(jù)。 
以上兩種方法都能實(shí)現(xiàn)相同的邏輯功能，但圖２所示的方法由于運(yùn)用了較少位數(shù)的記數(shù)器，所用的邏輯門也較簡單，而且還少用了多路選擇器和鎖存器資源，所以綜合出來的電路較簡單，以ＸＩＬＩＮＸ 
Ｓｐａｒｔａｎ Ｓ０５ －３ 芯片為例。第一種方法占用芯片ＣＬＢ的１２％，其中ＦＭＡＰＳ為９％，最高工作速度為８２ＭＨｚ。而第二種方法占用了１５％的ＣＬＢ，ＦＭＡＰＳ占用１５％，最高工作速度只有６９．９ＭＨｚ。在這一個簡單的設(shè)計之中就能?。玻埃サ碾娐?，提高１２．１ＭＨｚ的工作速度，由此可見科學(xué)的劃分設(shè)計對降低電路復(fù)雜程度的重要意義。 

３ 邏輯設(shè)計對電路結(jié)構(gòu)的影響 
還有一個使電路復(fù)雜化的原因是邏輯電路的輸入項太多以致需占用過多的面積。我們從圖３和圖４兩個相同功能的邏輯電路和他們對應(yīng)的ＶＨＤＬ描述來分析。 
比較兩圖可知，圖３是二級邏輯門，每個輸入信號與不只一個邏輯門相連，圖４是三級的邏輯門，每個輸入信號只與一邏輯門相連。由于級數(shù)少，延時也較少，因此圖３的速度要比圖４快。然而，由于圖３的輸入項要比圖４大的多（１０:５），因此，占用的面積必然也比圖３大。圖４是圖３通過提取公因數(shù)（例中是Ｂ和Ｃ）得來的，這是把附加的中間項加到結(jié)構(gòu)描述中去的一種過程，它使輸入到輸出中的邏輯級數(shù)增加，犧牲速度換來電路占用面積的減少。對于對延時要求不高的情況下采用這種方法分解邏輯電路以達(dá)到減少電路復(fù)雜度的目的。 
通過以上簡單、初步的探討，我們可以知道，用ＶＨＤＬ進(jìn)行集成電路的設(shè)計，牽涉到對ＶＨＤＬ語言的使用方法和對設(shè)計的理解程度。本文討論了以下幾個簡化和優(yōu)化電路設(shè)計的３個值得注意的方面： 
（１）在用ＶＨＤＬ進(jìn)行設(shè)計中要注意避免不必要的寄存器描述。 
（２）在編寫程序前要先對整個設(shè)計進(jìn)行較深入的了解科學(xué)的劃分設(shè)計，多設(shè)想幾種方案再進(jìn)行比較用多個較少位數(shù)的單元取代較多位數(shù)的單元。 
（３）在延時要求不高的情況下，可提取邏輯電路公因子把它分解成含有中間變量的多級電路