MOS集成電壓比較器

　　電壓比較器是用于比較兩模擬輸入信號電壓相對大小的電路，是一種模擬輸入、數(shù)字輸出的模擬電路。采用高增益的集成運放可用來比較兩模擬信號，而直接采用集成電壓比較器，能獲得更高的比較性能，而且使用更為方便。集成電壓比較器已成為模擬集成電路中的重要單元電路。

　　MOS電壓比較器包括差動比較、放大及輸出鎖存等電路。電路設計時利用MOS技術(shù)易于將模擬電路和數(shù)字電路兼容于同一芯片上的特點，內(nèi)設時鐘振蕩器及開關(guān)電路，使放大、輸出級分時工作，即工作于斬波穩(wěn)零方式，使失調(diào)電壓V_os大大地降低，構(gòu)成自穩(wěn)零電壓比較器。

一、NMOS自穩(wěn)零電壓比較器

　　圖1為全NMOS自穩(wěn)零電壓比較器原理電路（時鐘、振蕩器沒畫出）及其等效電路。其中，T₂和T₁、T₅、T₆、T₇、T₈構(gòu)成分別受時鐘和控制的開關(guān)SW_B和SW_A1、SW_A2、SW_A3、SW_A4、SW_A5。T₉和T₁₀、T₁₁和T₁₂、T₁₃和T₁₄、T₁₅和T₁₆各構(gòu)成E/E型共源放大級A₁、A₂、A₃、A₄，級間采用電容耦合，不存在直流失調(diào)電壓及其溫漂。T₁₇~T₁₉構(gòu)成僅在時鐘期間才有輸出的選通輸出級。T₃、T₄構(gòu)成偏置電路，產(chǎn)生偏置電壓V_bias。T₂₀~T₂₃分別與開關(guān)管T₅~T₈對稱，用于補償開關(guān)管柵漏電容C_gd引入的時鐘驅(qū)動的微分尖峰。

圖1 NMOS自穩(wěn)零電壓比較器原理電路及其等效電路

　　從圖1可知，基準信號V_R和比較信號v_I是在時鐘、控制下分時輸入進行比較。在時鐘正半周（則為負半周）期間，SW_A閉合，SW_B斷開，v_I經(jīng)SW_A1輸送到C₁左端；而偏置電壓V_bias經(jīng)SW_A2~SW_A5接到放大極A₁~A₄的輸入端，各放大管及其有源負載管均工作于放大區(qū)；同時極間耦合電容C₁~C₄存貯V_bias。這時C₁中存貯電壓為。{{分頁}}

　　在負半周（則為正半周）期間，SW_A斷開，SW_B閉合，V_R經(jīng)SW_B輸送到C₁左端，使A₁輸入端產(chǎn)生一個電壓增量Δv_IA₁為

                        （1）

　　Δv_IA₁經(jīng)A₁~A₄放大后，

                                   （2）

　　從上式可見，只要總增益A_V足夠大，便能推動輸出管T₁₇在負半周充分飽和導通或完全截止，而輸出v_o為邏輯“1”或“0”，而且能使誤差足夠小。

二、CMOS自穩(wěn)零電壓比較起

　　圖2為CMOS自穩(wěn)零電壓比較器原理電路。它也是斬波穩(wěn)零方式電壓比較器，與圖1相比，主要區(qū)別在于放大級A₁~A₄及輸出級是CMOS共源放大器，而偏置電路采用NMOS管N₃和PMOS管P₉構(gòu)成互補電路。如前所述CMOS放大器不存在襯底調(diào)制效應，在相同靜態(tài)電流下單級增益比E/E型放大器高幾倍~十幾倍，故CMOS電壓比較器總電壓增益A_v更高，精度較高。

圖2  CMOS自穩(wěn)零電壓比較器原理電路