TMS320C6201高速電路PCB及電磁兼容性設(shè)計(jì)

　　印刷電路板(PCB)是電子產(chǎn)品中電路元器件的支撐件，它提供電路元器件之間的電氣連接. 隨著電子技術(shù)的飛速發(fā)展，目前高速集成電路的信號(hào)切換時(shí)間已經(jīng)小于1ns，時(shí)鐘頻率已達(dá)到幾百M(fèi)Hz，PCB的密度也越來(lái)越高。PCB設(shè)計(jì)的好壞對(duì)整個(gè)系統(tǒng)的抗干擾性能影響很大，直接關(guān)系到系統(tǒng)的穩(wěn)定性和可靠性。因此，在PCB設(shè)計(jì)時(shí)，應(yīng)遵守相應(yīng)的設(shè)計(jì)規(guī)則，符合電磁兼容性的要求。

　　TMS320C6201是TI公司的DSP芯片，200MHz時(shí)鐘的C6201峰值性能可以達(dá)到2400Mops。如此高的時(shí)鐘頻率，對(duì)PCB的電磁兼容性設(shè)計(jì)提出了很高的要求。

　　電磁兼容性與電磁干擾

　　電磁兼容性( EMC)是指電子設(shè)備在預(yù)期的電磁環(huán)境中能夠協(xié)調(diào)、有效地進(jìn)行工作的能力. 其目的是使電子設(shè)備既能抑制各種外來(lái)的干擾，又能減少其本身對(duì)其他電子設(shè)備的電磁干擾。電磁干擾( EMI) 的來(lái)源主要有本電子設(shè)備內(nèi)部形成的干擾以及外界耦合到本電子設(shè)備形成的干擾。

　　針對(duì)電子設(shè)備內(nèi)部的干擾，主要通過(guò)合理的PCB電磁兼容性設(shè)計(jì)加以防止和抑制；而針對(duì)外界干擾，則可通過(guò)電磁屏蔽措施切斷其耦合途徑加以解決。本文主要對(duì)前者加以闡述。  

    PCB 及電磁兼容性設(shè)計(jì)

　　外形與布局

　　從生產(chǎn)工藝考慮，印刷電路板一般采用長(zhǎng)寬比不太懸殊的矩形。PCB尺寸不宜過(guò)大，否則導(dǎo)線過(guò)長(zhǎng)易引起電磁干擾。導(dǎo)線或器件離PCB板邊緣距離不小于2mm。TI6000系列DSP功耗比較大，電源穩(wěn)壓塊應(yīng)布置在離通風(fēng)口較近的板邊緣，電源塊下鋪銅以利于散熱，發(fā)熱較大的還可加散熱片。

　　合理的元器件布局，可減少各單元電路間的相互干擾。大功率低速電路、模擬電路和數(shù)字電路應(yīng)分塊布局。在各分塊內(nèi)，以該分塊內(nèi)核心元件為中心進(jìn)行布局，盡量縮短各元器件間的引線連接。

　　電源與接地

　　電源與接地的正確設(shè)計(jì)，對(duì)于抑制電磁干擾來(lái)說(shuō)至關(guān)重要。電源線和地線盡量寬以減小電阻。數(shù)字電路與模擬電路要分開(kāi)接地。數(shù)字電路的地可構(gòu)成閉環(huán)以提高抗噪聲性能。在電路板層數(shù)允許的條件下，可設(shè)置電源層和地層，或者通過(guò)割電源、割地以獲得較大的電源或地面積。

　　一般每片集成電路的電源都應(yīng)加一個(gè)0. 1μF的去耦電容. 對(duì)于TMS320C6201等大型芯片，可相應(yīng)地增加去耦電容的數(shù)量. 電源穩(wěn)壓塊所需濾波電容較大，但電容過(guò)大時(shí)，充放電時(shí)間會(huì)加長(zhǎng)，電源電壓上升緩慢. 為了保證DSP對(duì)電源穩(wěn)定時(shí)間的限制，電源濾波電容并不是越大越好。

　　布線規(guī)則

　　當(dāng)傳輸信號(hào)的信號(hào)線長(zhǎng)度大于該信號(hào)對(duì)應(yīng)的波長(zhǎng)時(shí)，這條信號(hào)線就應(yīng)該被看作是傳輸線，傳輸線上的分布電容和分布電感不可忽略，且容易產(chǎn)生電磁輻射。在PCB 布線時(shí)，使導(dǎo)線盡可能的短，導(dǎo)線的拐彎成鈍角，而不要成小于90°的角，以減少高頻信號(hào)對(duì)外的輻射。多層板布線時(shí)，上下兩面的導(dǎo)線應(yīng)相互垂直或斜交，避免平行走線. 最好的辦法是在兩層信號(hào)線中間夾一層地層加以隔離。在同一層布線時(shí)也要避免長(zhǎng)距離平行走線，以減少相互間的串?dāng)_。對(duì)于頻率較高的接口線，采用屏蔽線連接。帶引線的電阻電容等元件要盡量減小引線長(zhǎng)度。導(dǎo)孔根據(jù)工藝要求選擇合適的孔徑，孔徑太大不利于布線，太小又容易引入電阻。

　　TMS320C6201有352個(gè)引腳，采用BGA 封裝.考慮到布線的難度，建議采用6 層或8 層的電路板。TMS320C6201周?chē)季€密度很高，最好首先對(duì)DSP 布線. 布線時(shí)，最外圈和第2 圈的引腳可在頂層引出，第3 圈可在第2 層引出，依此類(lèi)推。DSP分層布線的方法如圖1所示。根據(jù)DSP焊接工藝要求，板上焊點(diǎn)要比DSP 焊球直徑略小(約小0. 1 mm)。

　　DSP 分層的布線方法

　　圖1 　DSP 分層的布線方法

    晶振與EMI 濾波器

　　晶振是DSP的心臟，TMS320C6201一般都工作在100MHz以上，為保證其穩(wěn)定工作，晶振及其輔助元件應(yīng)盡量靠近DSP，時(shí)鐘信號(hào)線也要較寬。為防止振蕩信號(hào)串入其他電路，晶振下面不要走其他信號(hào)線. 此外TMS320C6201時(shí)鐘鎖相環(huán)( PLL) 需要一個(gè)EMI濾波器與之配套工作，以防止PLL的電源干擾，EMI 濾波電路如圖2 所示。

　　EMI 濾波電路

　　圖2 　EMI 濾波電路

    圖2 中的EMI濾波器推薦采用TDK公司的ACF451832-153-T，它相當(dāng)于一個(gè)帶通濾波器，插入損耗—頻率特性如圖3 所示。晶振的頻率剛好落在EMI濾波器阻帶范圍(11～70 MHz) 內(nèi)，這樣PLL外部的相同頻率諧波就不會(huì)通過(guò)電源串入鎖相環(huán)，晶振頻率也不會(huì)串入電源影響外部電路。

　　EMI濾波器典型插入損耗

　　圖3 　EMI濾波器典型插入損耗—頻率特性圖

    電路靈活性設(shè)計(jì)

　　隨著DSP系統(tǒng)在電路設(shè)計(jì)上的復(fù)雜程度不斷提高，其檢驗(yàn)與調(diào)試也越來(lái)越困難。在設(shè)計(jì)中應(yīng)充分考慮電路的靈活性，以方便調(diào)試，如配合可編程器件、加入指示燈、手動(dòng)復(fù)位、撥碼開(kāi)關(guān)、跳線、信號(hào)探測(cè)點(diǎn)等。

　　結(jié)束語(yǔ)

　　要設(shè)計(jì)一個(gè)高質(zhì)量的PCB ，做到良好的電磁兼容性，并不是一件容易的事。在設(shè)計(jì)中，除了依據(jù)開(kāi)發(fā)人員的經(jīng)驗(yàn)外，還可借助EDA 軟件，如Cadence公司的SPECCTRAQuest 等，對(duì)PCB加以?xún)?yōu)化。