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TD-SCDMA系統(tǒng)基帶處理的DSP+FPGA實(shí)現(xiàn)方案

作者: 時(shí)間:2008-01-30 來源:中國(guó)信息產(chǎn)業(yè)網(wǎng) 收藏

引言

本文引用地址:http://m.butianyuan.cn/article/78270.htm

和傳統(tǒng)的CDMA系統(tǒng)相比,第三代移動(dòng)通信的最大特點(diǎn)在于能支持多種速率的業(yè)務(wù),從話音到分組數(shù)據(jù),再到多媒體業(yè)務(wù),并能根據(jù)具體的業(yè)務(wù)需要,提供必要的帶寬,數(shù)據(jù)處理量非常大。然而,對(duì)不同速率業(yè)務(wù)的基帶處理,所需的存儲(chǔ)量、運(yùn)算量以及處理延時(shí)差異很大。因此,采用何種硬件結(jié)構(gòu)才能有效地處理各種業(yè)務(wù)是本文所要探討的問題。

本文首先介紹系統(tǒng)無線信道的基帶發(fā)送方案,說明其對(duì)多媒體業(yè)務(wù)的支持及實(shí)現(xiàn)的復(fù)雜性。然后,從硬件實(shí)現(xiàn)角度,進(jìn)行了DSP和FPGA的性能比較,提出基帶發(fā)送的實(shí)現(xiàn)方案,并以基站分系統(tǒng)(BTS)的發(fā)送單元為例,具體給出了該實(shí)現(xiàn)方案在下行無線信道基帶發(fā)送單元中的應(yīng)用。

基帶發(fā)送方案

系統(tǒng)的基帶處理流程如圖1所示。其中,傳輸信道編碼復(fù)用包括以下一些處理步驟:CRC校驗(yàn)、傳輸塊級(jí)聯(lián)/分割、信道編碼、無線幀均衡、第1次交織、無線幀分割、速率匹配、傳輸信道復(fù)用、比特?cái)_碼、物理信道分割、第2次交織、子幀分割、物理信道映射等,如圖2所示。

在圖2中,每個(gè)傳輸信道(TrCH)對(duì)應(yīng)一個(gè)業(yè)務(wù),由于各種業(yè)務(wù)對(duì)時(shí)延的要求不同,所以其傳輸時(shí)間間隔(TTI)是不同的,TTI可以是10ms、20ms、40ms或80ms。

實(shí)現(xiàn)方案

本文提出了線性流水陣列結(jié)構(gòu)的實(shí)現(xiàn)方案:使用DSP與大規(guī)模FPGA協(xié)同處理基帶發(fā)送數(shù)據(jù)。該處理單元以DPS芯片為核心,構(gòu)造一個(gè)小的DSP系統(tǒng)。

在基帶處理單元中,低層的信號(hào)預(yù)處理算法處理的數(shù)據(jù)量大,對(duì)處理速度的要求高,但運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單,因而適于用FPGA進(jìn)行硬件實(shí)現(xiàn),這樣能同時(shí)兼顧速度及靈活性。相比之下,高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少,但算法的控制結(jié)構(gòu)復(fù)雜,適于用運(yùn)算速度高、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP芯片來實(shí)現(xiàn)。

DSP處理器利用其強(qiáng)大的I/O功能實(shí)現(xiàn)單元電路內(nèi)部和各個(gè)單元之間的通信。從DSP的角度來看,F(xiàn)PGA相當(dāng)于它的協(xié)處理器。DSP通過本地總線對(duì)FPGA進(jìn)行配置、參數(shù)設(shè)置及數(shù)據(jù)交互,實(shí)現(xiàn)軟硬件之間的協(xié)同處理。DSP和FPGA各自帶有RAM,用于存放處理過程所需要的數(shù)據(jù)及中間結(jié)果。除了DSP芯片和FPGA外,硬件設(shè)計(jì)還包括一些外圍的輔助電路,如FlashEEPROM、外部存儲(chǔ)器等。其中,F(xiàn)lash EEPROM中存儲(chǔ)了DSP的執(zhí)行程序;外部存儲(chǔ)器則作為FPGA的外部RAM擴(kuò)展,用于存放數(shù)據(jù)處理過程中所需的映射圖樣。

基帶處理單元的需求估計(jì)

基帶處理單元的需求估計(jì)主要包含以下兩個(gè)方面:

1.各個(gè)業(yè)務(wù)傳輸通道的數(shù)據(jù)處理:以對(duì)稱情況下無線信道承載的最高業(yè)務(wù)速率384kbps為例進(jìn)行分析。傳輸塊大小為336bit,24塊級(jí)聯(lián),加上CRC,系統(tǒng)在1個(gè)10ms幀內(nèi)所要處理的最大數(shù)據(jù)量為8448bit:根據(jù)3 GPP協(xié)議TS25.222規(guī)定的下行數(shù)據(jù)基帶處理流程(見圖2),并按固定位置復(fù)用的方式進(jìn)行處理,每個(gè)數(shù)據(jù)位必須經(jīng)過最多13個(gè)環(huán)節(jié)的處理過程,估算平均每環(huán)節(jié)上每比特的處理要求為23條指令。則10ms內(nèi)必須完成的處理指令數(shù)是:8448×13×23=2525952條。對(duì)應(yīng)的處理能力要求是252MIPS。

2.消息處理:包含消息的解釋、對(duì)應(yīng)控制參數(shù)的計(jì)算、發(fā)給對(duì)應(yīng)的FPGA。估計(jì)不超過一條承載64kbps業(yè)務(wù)的無線信道的基帶數(shù)據(jù)處理的需求。

綜合考慮上述兩個(gè)方面,則整個(gè)基帶數(shù)據(jù)處理的等效需求是:

(8448+2400)×13×23/10ms=324MIPS

以TMS320C5510為例,其主時(shí)鐘能工作在160MHz或200MHz,運(yùn)算速度達(dá)400MIPS?;贑的軟件開發(fā)環(huán)境和匯編級(jí)并行處理的優(yōu)化程序,優(yōu)化后的并行執(zhí)行效率一般為80%,等效的處理能力為320MIPS??梢?,若將整個(gè)基帶數(shù)據(jù)處理交給該DSP芯片完成,其處理能力無法滿足整個(gè)處理單元的需求,而且,隨著視頻電話、手機(jī)電視等大數(shù)據(jù)量業(yè)務(wù)的應(yīng)用,數(shù)據(jù)處理需求量將更大。因此,在基帶處理的實(shí)現(xiàn)方案中,數(shù)據(jù)量小的業(yè)務(wù),如隨路信令、AMR語音業(yè)務(wù)可由DSP處理;而數(shù)據(jù)量大的業(yè)務(wù),如64kbps、144kbps和384kbps速率的業(yè)務(wù),大部分處理環(huán)節(jié)由FPGA完成。具體實(shí)現(xiàn)如下:

·DSP作為主控單元,完成數(shù)據(jù)提取、消息解析和部分基帶數(shù)據(jù)處理功能,如第二次交織和成幀等;

·FPGA則在DSP的調(diào)度下完成基帶數(shù)據(jù)處理環(huán)節(jié)中大部分比較耗時(shí)的處理功能,如:CRC校驗(yàn)、信道編碼、速率匹配等,在接收端可用于Viterbi譯碼、聯(lián)合檢測(cè)等。

在384kbps業(yè)務(wù)信道加隨路信令的處理中,384Rbps業(yè)務(wù)數(shù)據(jù)由DSP通過同步高速接口,以DMA方式遞交給FPGA,在FPGA中處理;而隨路信令因其數(shù)據(jù)量小,在FPGA處理384kbps業(yè)務(wù)數(shù)據(jù)時(shí),隨路信令數(shù)據(jù)在DSP中同時(shí)處理。此方法減少了數(shù)據(jù)處理時(shí)間,提高了處理速度。

結(jié)語

本文介紹了一個(gè)軟硬件結(jié)合的設(shè)計(jì)方案。硬件電路的實(shí)際測(cè)試表明,該結(jié)構(gòu)不僅在高速率業(yè)務(wù)的處理時(shí)延上符合規(guī)范要求,而且對(duì)不同類型的業(yè)務(wù)處理有較強(qiáng)的適應(yīng)能力,滿足TD-SCDMA系統(tǒng)對(duì)多媒體業(yè)務(wù)傳輸?shù)闹С帧?/p>

 



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