EDA技術(shù)的發(fā)展
電子設(shè)計技術(shù)的核心就是EDA技術(shù),EDA是指以計算機為工作平臺,融合應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包,主要能輔助進行三方面的設(shè)計工作,即IC設(shè)計、電子電路設(shè)計和PCB設(shè)計。EDA技術(shù)已有30年的發(fā)展歷程,大致可分為三個階段。70年代為計算機輔助設(shè)計(CAD)階段,人們開始用計算機輔助進行IC版圖編輯、PCB布局布線,取代了手工操作。80年代為計算機輔助工程(CAE)階段。與CAD相比,CAE除了有純粹的圖形繪制功能外,又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計,并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起,實現(xiàn)了工程設(shè)計。CAE的主要功能是:原理圖輸人,邏輯仿真,電路分析,自動布局布線,PCB后分析。90年代為電子系統(tǒng)設(shè)計自動化(EDA)階段。
EDA技術(shù)的基本特征
EDA代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方向,它的基本特征是:設(shè)計人員按照“自頂向下”的設(shè)計方法,對整個系統(tǒng)進行方案設(shè)計和功能劃分,系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn),然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設(shè)計,最后通過綜合器和適配器生成最終的目標(biāo)器件,這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。下面介紹與EDA基本特征有關(guān)的幾個概念。
1.“自頂向下”的設(shè)計方法。10年前,電子設(shè)計的基本思路還是選用標(biāo)準(zhǔn)集成電路“自底向上”地構(gòu)造出一個新的系統(tǒng),這樣的設(shè)計方法就如同一磚一瓦建造金字塔,不僅效率低、成本高而且容易出錯。
高層次設(shè)計是一種“自頂向下”的全新設(shè)計方法,這種設(shè)計方法首先從系統(tǒng)設(shè)計人手,在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進行仿真、糾錯,并用硬件描述語言對高層次的系統(tǒng)行為進行描述,在系統(tǒng)一級進行驗證。然后,用綜合優(yōu)化工具生成具體門電路的網(wǎng)絡(luò)表,其對應(yīng)的物理實現(xiàn)級可以是印刷電路板或?qū)S眉呻娐?。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的,這既有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤,避燃計工作的浪費,又減少了邏輯功能仿真的工作量,提高了設(shè)計的一次成功率。
2.ASIC設(shè)計?,F(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高,一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成,這就帶來了體積大、功耗大、可靠性差的問題。解決這一問題的有效方法就是采用ASIC芯片進行設(shè)計。ASIC按照設(shè)計方法的不同可分為全定制ASIC、半定制ASC和可紀(jì)程ASIC(也稱為可編程邏輯器件)。
設(shè)計全定制ASIC芯片時,設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則,最后將設(shè)計結(jié)果交由m廠家去進行格模制造,做出產(chǎn)品。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能,即面積利用率高、速度快、功耗低,而缺點是開發(fā)周期長,費用高,只適合大批量產(chǎn)品開發(fā)。
半定制ASIC芯片的版圖設(shè)計方法分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法,這兩種方法都是約束性的設(shè)計方法,其主要目的就是簡化設(shè)計,以犧牲芯片性能為代價來縮短開發(fā)時間。
可編程邏輯芯片與上述掩模ASIC的不同之處在于:設(shè)計 人員完成版圖設(shè)計后,在實驗室內(nèi)就可以燒制出自己的芯片, 無須IC廠家的參與,大大縮短了開發(fā)周期。
可編程邏輯器件自70年代以來,經(jīng)歷了PAL、GALGPLD、FPGA幾個發(fā)展階段,其中CPLD/FPGA高密度可編程邏輯器件,目前集成度已高達200萬門/片,它將格模ASC集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起,特別適合于樣品研制或小批量產(chǎn)品開發(fā),使產(chǎn)品能以最快的速度上市,而當(dāng)市場擴大時,它可以很容易地轉(zhuǎn)由掩模ASIC實現(xiàn),因此開發(fā)風(fēng)險也大為降低。
上述ASIC芯片,尤其是CPLD/FPGA器件,已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。
3.硬件描述語言。硬件描述語言(HDL)是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言,它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式,與傳統(tǒng)的門級描述方式相比,它更適合大規(guī)模系統(tǒng)的設(shè)計。例如一個32位的加法器,利用圖形輸入軟件需要輸人500至1000個門,而利用VHDL語言只需要書寫一行“A=B+C”即可。而且 VHDL語言可讀性強,易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言,如ABEL、HDL、AHDL,由不同的EDA廠商開發(fā),互不兼容,而且不支持多層次設(shè)計,層次間翻譯工作要由人工完成。為了克服以上不足,1985年美國國防部正式推出了高速集成電路硬件描述語言VHDL,1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)(IEEE STD-1076)。
VHDL是一種全方位的硬件描述語言,包括系統(tǒng)行為級。寄存器傳輸級和邏輯門級多個設(shè)計層次,支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述,因此VHDL幾乎覆蓋了以往各種硬件俄語言的功能,整個自頂向下或由底向上的電路設(shè)計過程都可以用VHDL來完成。VHDL還具有以下優(yōu)點:(1)VHDL的寬范圍描述能力使它成為高層進設(shè)計的核心,將設(shè)計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試,而花較少的精力于物理實現(xiàn)。(2)VHDL可以用簡潔明確的代碼描述來進行復(fù)雜控制邏輯艄設(shè)計,靈活且方便,而且也便于設(shè)計結(jié)果的交流、保存和重用。(3)VHDL的設(shè)計不依賴于特定的器件,方便了工藝的轉(zhuǎn)換。(4)VHDL是一個標(biāo)準(zhǔn)語言,為眾多的EDA廠商支持,因此移植性好。
4.EDA系統(tǒng)樞架結(jié)構(gòu) EDA系統(tǒng)框架結(jié)構(gòu)(FRAMEWORK)是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu),如 CADENCE公司的Design Framework,Mentor公司的Falcon Framework,而且這些框架結(jié)構(gòu)都遵守國際CFI組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)??蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進行優(yōu)化組合,集成在一個易于管理的統(tǒng)一的環(huán)境之下,而且還支持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享,是并行工程和自頂向下設(shè)計施的實現(xiàn)基礎(chǔ)。
EDA技術(shù)的每一次進步,都引起了設(shè)計層次上的一次飛躍,從設(shè)計層次上分,70年代為物理級設(shè)計(CAD),80年代為電路級設(shè)計(CAE),90年代進入到系統(tǒng)級設(shè)計(EDA)。物理級設(shè)計主要指IC版圖設(shè)計,一般由半導(dǎo)體廠家完成,對電子工程師沒有太大的意義,因此本文重點介紹電路級設(shè)計和系統(tǒng)級設(shè)計。
1.電路級設(shè)計 電路級設(shè)計工作流程如圖2所示。電子工程師接受系統(tǒng)設(shè)計任務(wù)后,首先確定設(shè)計方案,并選擇能實現(xiàn)該方案的合適元器件,然后根據(jù)具體的元器件設(shè)計電路原理圖。接著進行第一次仿真,其中包括數(shù)字電路的邏輯模擬、故障分析,模擬電路的交直流分析、瞬態(tài)分析。在進行系統(tǒng)仿真時,必須要有元件模型庫的支持,計算機上模擬的檢人輸出波形代替了實際電路調(diào)試中的信號源和示波器。這一次仿真主要是檢驗設(shè)計方案在功能方面的正確性。
仿真通過后,根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行PCB板的自動布局布線。在制作PCB板之前還可以進行PCB后分析,其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等,并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖,進行第二次仿真,也稱為后仿真。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。
由此可見,電路級的EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前,就可以全面地了解系統(tǒng)的功能特性和物理特性, 從而將開發(fā)風(fēng)險消滅在設(shè)計階段,縮短了開發(fā)時間,降低了開發(fā)成本。
2.系統(tǒng)級設(shè)計 進人90年代以來,電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點:一是產(chǎn)品復(fù)雜程度提高;二是產(chǎn)品上市時限緊迫。然而,電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計,設(shè)計的所有工作(包括設(shè)計忙人、仿真和分析、設(shè)計修改等)都是在基本邏輯門這一層次上進行的,顯然這種設(shè)計方法不能適應(yīng)新的形勢,一種高層次的電子設(shè)計方法,也即系統(tǒng)級設(shè)計方法,應(yīng)運而生。
高層次設(shè)計是一種“概念驅(qū)動式”設(shè)計,設(shè)計人員無須通過門級原理圖描述電路,而是針對設(shè)計目標(biāo)進行功能描述。由于擺脫了電路細(xì)節(jié)的束縛,設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上,一且這些概念構(gòu)思以高層次描述的形式輸人計算機,EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣,新的概念就能迅速有效地成為產(chǎn)品,大大縮短了,產(chǎn)品的研制周期。不僅如此,高層次設(shè)計只是定義系統(tǒng)的行為特性,可以不涉及實現(xiàn)工藝,因此還可以在廠家綜合庫的支持下,利用綜合優(yōu)化工 具將高層次描述 轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表,使工藝轉(zhuǎn)化變得輕而易舉。
系統(tǒng)級設(shè)計的工作流程見圖3。首先,工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。其次,輸人VHDL代碼,這是高層次設(shè)計中最為普遍的輸人方式。此外,還可以采用圖形輸人方式(框圖,狀態(tài)圖等)這種輸人方式具有直觀、容易理解的優(yōu)點。第三步是,將以上的設(shè)計輸人編譯成標(biāo)準(zhǔn)的VHDL文件。第四步是進行代碼級的功能仿真,主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用大型設(shè)計,因為對于大型設(shè)計來說,在綜合前對派代碼仿真,就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下,這一仿真步驟可略去。第五步是,利用綜合器對VHDL源代碼進行綜合優(yōu)化處理,生成門級描述的網(wǎng)絡(luò)表文件,這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的,所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。第六步是,利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真,仿真過程不涉及具體器件的硬件特性,是較為粗略的。一般的設(shè)計,也可略去這一仿真步驟。第七步是利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作,包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。第八步是在適配完成后,產(chǎn)生多項設(shè)計結(jié)果:(1)適配報告,包括芯片內(nèi)部資源利用情況,設(shè)計的布爾方程描述情況等;(2)適配后的仿真模型;(3)器件編程文件。根據(jù)適配后的仿真模型,可以進行適配后的時序仿真,因為已經(jīng)得到器件的實際硬件特性(如時延特性\所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求,就需要修改VHDL源代碼或選擇不同速度和品質(zhì)的器件,直至滿足設(shè)計要求;最后一步是將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載人到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā),則通過更換相應(yīng)的廠瓣合庫,輕易地轉(zhuǎn)由ASIC形式實現(xiàn)。
綜上所述,EDA技術(shù)是電子設(shè)計領(lǐng)域的一場革命,目前正處于高速發(fā)展階段,每年都有新的EDA工具問世。廣大電子工程人員掌握這一先進技術(shù),這不僅是提高設(shè)計效率的需要,更是我國電子工業(yè)在世界市場上生存、競爭與發(fā)展的需要。
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