開關(guān)電源的高性能電壓型PWM比較器

　　摘要： 本文設(shè)計(jì)并實(shí)現(xiàn)了一種開關(guān)電源的高性能電壓型PWM比較器，具有輸入失調(diào)電壓低、工作頻率高、轉(zhuǎn)換速率快和功耗低等優(yōu)點(diǎn)。電路能夠?qū)崿F(xiàn)模塊化，適合PWM控制芯片的系統(tǒng)集成。

　　關(guān)鍵詞： PWM比較器;失調(diào)電壓;開關(guān)電源

　　引言

　　隨著科學(xué)技術(shù)的迅猛發(fā)展，電器設(shè)備日新月異，趨向小型化、低功耗、高效率，使開關(guān)電源需求日益增大，對(duì)電源的要求越來越高。

　　開關(guān)電源采用功率半導(dǎo)體器件作為開關(guān)，通過PWM控制開關(guān)的占空比來調(diào)整輸出電壓。根據(jù)定頻控制方式分為電壓型和電流型PWM控制，由于電壓型PWM控制方式具有結(jié)構(gòu)簡(jiǎn)單、易于實(shí)現(xiàn)等優(yōu)點(diǎn)被廣泛應(yīng)用。圖1所示是電壓控制型開關(guān)電源的原理圖，其中虛框部分是控制芯片內(nèi)部結(jié)構(gòu)。

圖1 電壓控制模式開關(guān)電源工作原理圖

　　從圖中可以看出，控制芯片有一個(gè)采用PWM調(diào)制法的電壓閉環(huán)反饋，將電壓誤差放大器放大后的直流信號(hào)與恒定頻率的三角斜波進(jìn)行比較。根據(jù)脈寬度沖調(diào)制原理，得到需要的一定占空比脈沖寬度，推動(dòng)開關(guān)功率管的開與關(guān)，經(jīng)變壓器耦合后得到恒定的輸出電壓?？刂菩酒暮诵碾娐肥荘WM比較器，脈沖寬度調(diào)制信號(hào)就是由PWM比較器產(chǎn)生。芯片的控制速度、效率、功耗很大程度上都是由PWM比較器決定。文中設(shè)計(jì)并實(shí)現(xiàn)了一種新型高性能的開關(guān)電源電壓型PWM比較器，具有較低輸入失調(diào)電壓、轉(zhuǎn)換速率快、較低功耗和波形更陡。

　　圖2是電壓型PWM比較器工作波形，輸入三角波接在比較器的反向輸入端，誤差放大器的輸出信號(hào)送至比較器同相輸入端，經(jīng)放大后輸出PWM信號(hào)。

圖2 PWM工作波形圖

　　PWM比較器電路設(shè)計(jì)

　　設(shè)計(jì)的PWM比較器電路原理圖如圖3所示。集成電路對(duì)比較器的性能要求是從響應(yīng)速度、輸入失調(diào)電壓、功耗和面積幾個(gè)方面來考慮的。

圖3 PWM比較器電路圖

　　電路中VC為控制信號(hào)，是比較器的同相輸入端; VOS為振蕩器產(chǎn)生的鋸齒波信號(hào)，是比較器的反相輸入端;Vb作為電路中的偏置信號(hào)，提供差分對(duì)管的偏置和有源負(fù)載;最后經(jīng)過反相器輸出脈沖寬度調(diào)制信號(hào)V0。圖3中三個(gè)電容是為計(jì)算延遲時(shí)間畫出的等效電容。

　　該電路用兩個(gè)尺寸完全一致的具有低驅(qū)動(dòng)電流能力的PMOS管作為差分輸入管，它們分別控制兩個(gè)NMOS管M9和M10，當(dāng)VC電壓值較低時(shí)，M10的柵電壓較高，M9則處于臨界導(dǎo)通狀態(tài)，所以V0輸出高電平。圖中M8是為了防止M9柵電壓過高時(shí)電流過大所設(shè)置的。該電路是雙端輸入轉(zhuǎn)單端輸出的放大電路，經(jīng)差分放大后輸出的微弱信號(hào)，由于信號(hào)弱，輸出電壓擺幅小，加入了共源共柵放大電路，末級(jí)反相器是為了增加電路的負(fù)載能力。

　　系統(tǒng)輸入失調(diào)電壓

　　電路的輸入失調(diào)電壓是元器件參數(shù)值的不相同造成的，其中主要是兩個(gè)輸入管閾值電壓、導(dǎo)通電阻等區(qū)別產(chǎn)生的。為了減小工藝誤差對(duì)電路性能的影響，兩個(gè)輸入PMOS管的面積需要做得很大，來補(bǔ)償摻雜濃度、溝道調(diào)制效應(yīng)、氧化層電荷密度等因素起伏的影響，本電路中采用輸入PMOS管的寬長比為300mm/6mm。

　　對(duì)系統(tǒng)輸入失調(diào)電壓的推導(dǎo)，假設(shè)電路完全平衡，即Vp的輸入能以和Vn輸入相同的方式傳送到輸出端。所以，M6、M7管完全匹配，M9、M10流過M5的電流被平分流過M6、M7。即：

　　
　　根據(jù)M9和M5尺寸比，可得M9的電流。同理，可得M10電流，i10電流按M16和M4尺寸比鏡像到i16。即：

　　由平衡條件可知，

　　即

　　考慮溝道調(diào)制效應(yīng)可得系統(tǒng)增益：

　　由，可得系統(tǒng)輸入失調(diào)電壓。

　　從上面公式可見，在工藝參數(shù)一定的情況下，增益和失調(diào)電壓成反比，這就要求從幾個(gè)方面綜合考慮。相比之下，90倍的增益就已經(jīng)滿足需要了。為了減小輸入失調(diào)電壓，可以縮小M6的寬長比。

　　經(jīng)仔細(xì)調(diào)整各個(gè)MOS管的寬長比，綜合仿真檢測(cè)，系統(tǒng)失調(diào)電壓僅為0.118mV。

　　比較器速度

　　電路的反應(yīng)速度與輸入信號(hào)差的絕對(duì)值有關(guān)，該絕對(duì)值越大，反應(yīng)速度也越快。該反應(yīng)速度還與偏置電壓有關(guān)，Vb電平很高時(shí)，差分對(duì)管流過的電流越小，對(duì)后級(jí)MOS管柵電容充放電的速度越小，比較器的反應(yīng)速度降低。當(dāng)Vb電平很低時(shí)，M11的偏置電壓也較低，同樣比較器的反應(yīng)速度要下降。

　　比較器速度是由給寄生電容和電路電容充放電電流大小確定的。圖3畫出了比較器的主要寄生電容。C1是由M2與M4的漏擴(kuò)散區(qū)造成的總耗盡電容;C2是由耗盡電容C1和柵源電容Cgs組成。

　　比較器的傳輸延遲主要是由三級(jí)延遲構(gòu)成，第一級(jí)延遲是VDO從靜態(tài)工作點(diǎn)跳變到第二級(jí)跳變點(diǎn)VTRP2所用時(shí)間。假設(shè)驅(qū)動(dòng)第二級(jí)器件在跳變過程中大部分時(shí)間處于飽和區(qū)，近似認(rèn)為有一恒定電流驅(qū)動(dòng)寄生負(fù)載電容。求得第一級(jí)延遲為：

　　其中

       第二級(jí)的延遲是在第一級(jí)延遲時(shí)間結(jié)束時(shí)輸出一個(gè)階躍變化的信號(hào)，從輸出任一電源跳變到下級(jí)跳變電壓的時(shí)間計(jì)算出來，因而確定第二級(jí)輸出速度。求得第二級(jí)延遲為：

　　同樣，第三級(jí)的延遲是由輸出反相器產(chǎn)生的，延遲時(shí)間的計(jì)算主要是根據(jù)輸入電壓上升到50%與輸出電壓下降到50%的時(shí)間延遲。

　　因此，電路的總延遲為：

　　電路的功耗

　　電路的功耗不僅與偏置信號(hào)Vb的電平有關(guān)，還與兩個(gè)進(jìn)行比較的信號(hào)電平值有關(guān)，具體為Vb電平越低，電路功耗越大;輸入的兩個(gè)信號(hào)電平越低，電路功耗也越大。

　　仿真結(jié)果分析

　　根據(jù)以上的分析和計(jì)算，本文采用1.2μm CMOS工藝的HSPICE模型參數(shù)，對(duì)該電壓型比較器性能進(jìn)行了幾個(gè)參數(shù)的仿真，電源電壓為3V。在仿真開始時(shí)，所有器件都取其最小值，仿真過程中，根據(jù)需要和電路功能參數(shù)來調(diào)整。先確定i7之后，逐一調(diào)整M6和M7來滿足輸出電壓擺幅，使器件工作在飽和狀態(tài)。

　　根據(jù)圖3，PWM比較器的正端輸入是1MHz的鋸齒波信號(hào)，要求在-3db時(shí)頻寬要大于1MHz。調(diào)整后經(jīng)仿真得到PWM比較器小信號(hào)仿真波形，如圖4所示。增益達(dá)到了80db，在-3db頻寬接近1MHz，截至頻率大于100MHz。

圖4 PWM比較器小信號(hào)波形

　　在圖3中，加入差分對(duì)管可提升轉(zhuǎn)換的速率，加快比較器的翻轉(zhuǎn)。在輸出3V時(shí)，上升時(shí)間約4ns，下降時(shí)間約5.5ns，完全滿足在1MHz工作頻率的高性能要求。

　　圖5是調(diào)整后整體電路的輸出仿真波形圖，從仿真輸出波形圖中可以看出，PWM波形較陡峭，穩(wěn)定性好，尖峰小，電路總功耗僅有618mW。

圖5  PWM比較器輸出波形和輸入波形

　　結(jié)語

　　通過對(duì)整個(gè)PWM比較器總體電路結(jié)構(gòu)分析和計(jì)算，采用多路電流源代替?zhèn)鹘y(tǒng)的電阻負(fù)載，輸入采用差動(dòng)放大電路，結(jié)合開關(guān)電源的最新設(shè)計(jì)技術(shù)，設(shè)計(jì)出一種新型開關(guān)電源電壓型PWM比較器。該電路可以作為一個(gè)模塊電路直接運(yùn)用在開關(guān)電源的電壓型控制芯片設(shè)計(jì)中，提高設(shè)計(jì)芯片的整體性能和系統(tǒng)集成化。設(shè)計(jì)的電路在1.2mm CMOS工藝下實(shí)現(xiàn)，仿真結(jié)果表明，電路各項(xiàng)指標(biāo)達(dá)到了預(yù)期的要求。

　　參考文獻(xiàn)：

　　1. 師婭、唐威，一種電流型PWM控制芯片的設(shè)計(jì)，微電子學(xué)與計(jì)算機(jī),2007.8

　　2. 胡曉清、侯振義、張恩利，CMOS求和比較器在PWM開關(guān)電源控制器中的應(yīng)用，通信電源技術(shù),2004.2

　　3. Phillip E.Allen. CMOS ANALOG CIRCUIT DESIGN [M] USA:Oxford University Press, 2002

　　4. Brokaw A,A Simple Three-terminal IC Bandgap Reference[j].IEEE J of Solid-State circuits,Dec.1974,SC-9

　　5. Amaral P,Goes J,Paulno N.etal.An Improved Low-Voltage L-power CMOS Comparator to be used in High-Speed Pipeline ADCs [A].Proc.ISCAS[C]，2002