選擇和表征鎖相環(huán)在定時(shí)和相位控制中的應(yīng)用

　　鎖相環(huán)(PLL)廣泛應(yīng)用于無(wú)線通信，在基站中的主要用途是為發(fā)射器和接收器中的上變頻和下變頻電路提供一個(gè)穩(wěn)定的、低噪聲的射頻(RF)本地振蕩器(LO)。鑒于PLL本身的性能，它還可以用于控制其他許多電路中時(shí)鐘信號(hào)的定時(shí)，而且在某些應(yīng)用中，如果使用得當(dāng)可以代替價(jià)格較貴的定時(shí)芯片。

　　大多數(shù)高速數(shù)字電路的設(shè)計(jì)工程師會(huì)在注重相位的應(yīng)用中選擇很貴的定時(shí)芯片，因?yàn)橥ǔ６际菍?duì)限定頻率范圍(通常是適合SONET/SDH頻率的線路速率)粗略地表征定時(shí)指標(biāo)。相比之下，PLL器件通常覆蓋了很寬的頻率范圍，而且在相位控制或定時(shí)應(yīng)用方面通常沒(méi)有具體的規(guī)定。部分原因是由于采用無(wú)限多的輸入和輸出頻率，而且對(duì)它們進(jìn)行多種可能的倍頻和分頻比的組合。因此其相位延時(shí)特性很少有人研究，而且在PLL技術(shù)資料上幾乎從來(lái)沒(méi)有發(fā)表過(guò)。下面推薦了適合各種特定應(yīng)用的PLL器件的特性，因?yàn)椴煌膽?yīng)用需要不同的配置和需求，這可能會(huì)提供不同的結(jié)果。為此，本文將介紹在特別注重相位控制的應(yīng)用中為表征PLL器件性能所采用的大量研究和實(shí)驗(yàn)的方法和結(jié)果。

　　兩個(gè)不同器件之間的相時(shí)延

　　PLL的初始特性包括用相同參考時(shí)鐘驅(qū)動(dòng)的兩個(gè)PLL器件的兩個(gè)壓控振蕩器(VCO)輸出信號(hào)之間的相位滯后的分析。這樣做是因?yàn)槿绻煌骷腞ef到RF的傳播延時(shí)偏差很大而且不可預(yù)知的話，由此得出結(jié)論在相位控制應(yīng)用中采用PLL器件實(shí)際上是受限制的。最簡(jiǎn)單的配置就是采用PLL和外置的VCXO。低頻的PLL可以采用ADI的ADF4001，對(duì)于ADF4001，參考(R)和反饋(N)分頻系數(shù)都設(shè)為1。這樣實(shí)際上就意味著PLL可以用作時(shí)鐘清除電路，這時(shí)PLL器件的一種常見應(yīng)用，電路連接如圖1所示。

　　為了確保兩個(gè)器件的參考計(jì)數(shù)器在盡可能多地相同時(shí)間里進(jìn)行時(shí)鐘控制，需要采用一種低噪聲、短上升時(shí)間的方波。為了獲得這樣的方波，采用一種高頻的分頻器將984.04 MHz的正弦波經(jīng)過(guò)16分頻，輸出一個(gè)61.44 MHz的高轉(zhuǎn)換速率的方波。特別重要的一點(diǎn)是保證通過(guò)每個(gè)PLL的信號(hào)從分路器到各器件Refin引腳的傳輸距離應(yīng)該完全相同。這樣才能保證時(shí)鐘脈沖以完全相同的時(shí)序?qū)蓚€(gè)器件嚴(yán)格定時(shí)。更進(jìn)一步的考慮就是確保兩個(gè)PLL器件的計(jì)數(shù)器都在同一時(shí)刻復(fù)位?？梢韵葘㈩A(yù)設(shè)的內(nèi)容寫入PLL寄存器，然后同時(shí)將兩器件的片選(CE)置成高電平以啟動(dòng)兩顆芯片完成同時(shí)復(fù)位。這項(xiàng)功能也可以采用軟件的計(jì)數(shù)器復(fù)位功能來(lái)實(shí)現(xiàn)。

　　為了保證測(cè)量的精度，采用了有源的示波器探頭(P6243)和一個(gè)高頻數(shù)字示波器(TDS3054)。這樣，在很大程度上保持了方波的形狀而且有助于兩個(gè)波形之間的比較。在示波器上顯示的波形示出了兩個(gè)幾乎完全相同的輸出信號(hào)之間有60 ps的偏差。

　　完成這種測(cè)量的另一種方法就是采用增益和相位檢測(cè)器來(lái)測(cè)量?jī)蓚€(gè)不同信號(hào)之間的增益和相位差。在本實(shí)驗(yàn)中，兩個(gè)PLL的VCXO輸出都送至增益和相位檢測(cè)器的輸入。同樣還要注意保證用于傳送兩個(gè)RF信號(hào)到增益和相位檢測(cè)器輸入端的電纜長(zhǎng)度應(yīng)該完全相同。結(jié)果相位輸出端的信號(hào)輸出是1.85 V，它超過(guò)了產(chǎn)品技術(shù)資料中提供的相當(dāng)于0°相位誤差的1.8 V預(yù)期等效值。


圖1    相時(shí)延電路設(shè)置


圖2 由同相參考時(shí)鐘驅(qū)動(dòng)的兩片ADF4360-7器件的RFoutA輸出

　　Ref到RF的相時(shí)延

　　如果已經(jīng)確定不同PLL器件之間從Ref到RF的傳播延遲是類似的，那么下一步的工作應(yīng)該確定Ref和RF VCO 輸出信號(hào)之間的相位關(guān)系。人們希望Ref到RF的延遲很低，因?yàn)檫@樣可以更容易地在時(shí)鐘清潔和時(shí)鐘分配電路中使用器件。

　　在本實(shí)驗(yàn)中，選用了一種帶集成VCO的單芯片整數(shù)N分頻 PLL數(shù)字頻率合成器。該器件ADF4360-7采用一種類似于ADF4001的PLL，但是增加了雙極性前置分頻器(它能增大頻率范圍和分頻系數(shù))以及一個(gè)集成的內(nèi)置VCO。本實(shí)驗(yàn)也可以用外部的VCO器件來(lái)實(shí)現(xiàn)，但是VCO輸出和反饋N分頻器之間的印制線長(zhǎng)度會(huì)影響其相位關(guān)系。這個(gè)參數(shù)對(duì)于像ADF4360-7這樣的集成PLL來(lái)說(shuō)是無(wú)關(guān)緊要的，因?yàn)閂CO實(shí)際上緊鄰反饋計(jì)數(shù)器。

　　可以采用高轉(zhuǎn)換速率的方波作為參考時(shí)鐘，這時(shí)PLL用作時(shí)鐘倍頻器，從而將20.48 MHz輸入整數(shù)倍頻到491.52 MHz，同時(shí)再對(duì)這個(gè)輸出進(jìn)行2分頻得到245.76 MHz的輸出。為了獲得2.56 MHz的鑒相器(PFD)頻率，利用R計(jì)數(shù)器對(duì)20.48 MHz的信號(hào)進(jìn)行8分頻。采用高PFD允許使用較小的N值，這對(duì)鄰近相位噪聲是最有利的，因?yàn)閰⒖紩r(shí)鐘的任何噪聲都會(huì)被放大20 log(N)倍，總的反饋系數(shù)為192。為了進(jìn)行測(cè)量，采用和前面實(shí)驗(yàn)一樣的設(shè)備，但是測(cè)量時(shí)要盡可能地靠近Ref和RF引腳。輸入到輸出的相時(shí)延是非常小的(<140 ps)，實(shí)際的延遲可能小于用示波器測(cè)量到的值。這個(gè)延遲值隨著溫度的升高而增大，并且隨溫度的降低而減小(有時(shí)候低于0 ps)。電源電壓也會(huì)造成類似的變化，但是采用這種配置的實(shí)驗(yàn)已經(jīng)表明在3.0~3.6 V電源電壓范圍和－40℃~＋85 ℃溫度范圍延遲變化總在±500 ps范圍內(nèi)。

　　對(duì)于帶有內(nèi)置VCO的兩個(gè)單芯片整數(shù)N分頻 PLL頻率合成器，為了提供400 MHz的輸出頻率重復(fù)第一個(gè)實(shí)驗(yàn)。采用增益和相位檢測(cè)器示出兩個(gè)信號(hào)之間的延遲在相位檢測(cè)器可示的范圍內(nèi)是同相的。高速示波器波形(見圖2)基本上證實(shí)了這一點(diǎn)。波形中的異常是因?yàn)檩敵鲈氖?，它影響到輸出功耗。但是，?duì)波形峰值的進(jìn)一步分析表明信號(hào)基本上是同相的。

　　建議應(yīng)用

　　ADF4360-x系列提供差分輸出。采用增益和相位檢測(cè)器已經(jīng)證實(shí)這些輸出具有180°的相位差。用兩片ADF4360-x器件能夠產(chǎn)生正交的LO信號(hào)，其中一片相對(duì)于另一片提供具有90°相位差的參考頻率。第一片PLL可提供與其VCO有0~180°相位差的輸出信號(hào)，而第二片器件可以產(chǎn)生90~270°相位的信號(hào)。這可以用于具有4個(gè)獨(dú)立模數(shù)轉(zhuǎn)換器(ADC)的高頻采樣應(yīng)用中，利用四個(gè)不同相位的輸出分別為每個(gè)ADC提供編碼時(shí)鐘。這樣僅采用一片ADC就可以有效地將采樣速率提高到原來(lái)的4倍。

　　結(jié)論和深入工作

　　ADI公司的ADF4xxx PLL適合用于相位控制應(yīng)用中。頻率越高的偏差越難表征，因?yàn)殡娎|長(zhǎng)度和傳播延遲的影響都比較重要。但是一般說(shuō)來(lái)，結(jié)果是可預(yù)測(cè)、穩(wěn)定和可重復(fù)的。