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SVPWM信號(hào)發(fā)生器的VHDL實(shí)現(xiàn)

作者:吳晨光 時(shí)間:2008-05-20 來(lái)源:電子開發(fā)網(wǎng) 收藏

  以A相橋臂為例(另外兩相橋臂的控制方法與A相橋臂類似),狀態(tài)機(jī)進(jìn)程啟動(dòng)后,基準(zhǔn)計(jì)數(shù)器開始計(jì)時(shí),比較器實(shí)時(shí)比較計(jì)數(shù)器當(dāng)前值和比較器內(nèi)部預(yù)存的時(shí)間。計(jì)數(shù)器的一個(gè)工作周期可以分為三個(gè)階段:

本文引用地址:http://m.butianyuan.cn/article/82816.htm

  1)計(jì)數(shù)器當(dāng)前值小于輸入時(shí)間TIME1_A時(shí).狀態(tài)機(jī)處于"00"態(tài).A相上橋臂輸出為'1';

  2)計(jì)數(shù)器當(dāng)前值大于等于輸入時(shí)間TIME1_A而小于TIME1_A與TIME0_A的和時(shí),狀態(tài)機(jī)處于"01"態(tài),A相上橋臂輸出為'0';

  3)計(jì)數(shù)器當(dāng)前值大于等于TIME1_A與TIME0_A的和時(shí),狀態(tài)機(jī)處于"10"態(tài),A相上橋臂輸出為'1'。

  如果狀態(tài)機(jī)處于非法狀態(tài)"11",則圖2中管腳A和NOTA輸出為高阻態(tài)。

  仿真結(jié)果

  利用MAX+PLUS II軟件對(duì)本設(shè)計(jì)的邏輯功能進(jìn)行仿真驗(yàn)證,仿真時(shí)間為0~120us,時(shí)鐘頻率為1MHz。

  采用EPM3256ATC144-7FPGA芯片進(jìn)行邏輯編程后,共占用166個(gè)邏輯單元,芯片利用率為64%,具有較大的擴(kuò)展空間。仿真結(jié)果如圖4所示。

  圖4中輸出信號(hào)A和NOTA,B和和NOTB,C和NOTC分別代表橋式電路3組互補(bǔ)開關(guān)的驅(qū)動(dòng)命令,輸入信號(hào)time1_A、time1_B、time1_C和time0_A,time0_B、time0_C分別代表各開關(guān)高低電平狀態(tài)的保持時(shí)間。通過(guò)仿真波形可以看到,F(xiàn)PGA實(shí)現(xiàn)了空間矢量的轉(zhuǎn)換,開關(guān)的狀態(tài)保持時(shí)間取決于輸入信號(hào)time0_A、time0_B、time0_C和time1_A、time1_B、time1_C,完全實(shí)現(xiàn)了時(shí)間信號(hào)到觸發(fā)信號(hào)的轉(zhuǎn)換。而且,A相橋臂有效地抵抗了外界干擾,沒(méi)有受到輸入時(shí)間信號(hào)突變的影響,表明具有良好的抗干擾能力。

       

  結(jié)語(yǔ)

  本文用硬件描述語(yǔ)言設(shè)計(jì)了一種由鎖存器陣列和有限狀態(tài)機(jī)構(gòu)成的,該不僅成功實(shí)現(xiàn)了輸入時(shí)間信號(hào)到觸發(fā)信號(hào)的轉(zhuǎn)換,而且具有良好的抗干擾能力。此外,其并行處理結(jié)構(gòu)可以保證三相橋臂開關(guān)同時(shí)動(dòng)作,有效地提升了控制系統(tǒng)的整體性能。由于SVPWM信號(hào)發(fā)生器是用硬件描述語(yǔ)言實(shí)現(xiàn)的IP核.因而可簡(jiǎn)便地應(yīng)用于逆變器控制系統(tǒng)中。


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