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基于最佳接收的UART的設(shè)計與實現(xiàn)

作者:何健標 王宏遠 林靜宜 李眾奇 時間:2008-05-28 來源:電子技術(shù)應(yīng)用 收藏

  在嵌入式系統(tǒng)設(shè)計中常使用通用異步接收和發(fā)送器(Universal Asynchronous Receiver/Transmitter)實現(xiàn)系統(tǒng)控制信息或低速數(shù)據(jù)信息的傳輸,而所采用的奇偶校驗方式不具備前向糾錯能力,檢錯能力也有限,所以在設(shè)計時要盡可能提高其抗干擾能力,以加強系統(tǒng)的可靠性。

本文引用地址:http://m.butianyuan.cn/article/83208.htm

  1 基于的UART

  目前UART中的接收器多采用如圖1所示的設(shè)計。

       

  的作用是檢測異步串口的同步位(Sync位)并提取抽樣判決需要的采樣信號,使抽樣判決模塊盡量在輸入信號RXD的碼元中部對信號采樣(如圖2)。因為信號在碼元邊沿跳變時會有振鈴或過沖等抖動,所以碼元的邊沿部分不適合采樣。要想獲得較佳的抽樣判決效果,最好在靠近碼元中部的位置對接收到的信號進行抽樣判決。

       

  這種在碼元中部進行抽樣判決的接收方法可以有效去除振鈴、過沖等信號的邊沿抖動帶來的影響,但無法解決隨機脈沖干擾帶來的問題。如圖3所示,隨機脈沖干擾可能在任何時刻出現(xiàn)。即使工作正常,使得抽樣判決總處在碼元中部的最佳采樣時刻,也有可能由于隨機脈沖干擾造成判決錯誤。

       

  為了盡可能地減弱隨機干擾及其他干擾給信號接收帶來的影響,引入機結(jié)構(gòu)來設(shè)計UART的接收器,以實現(xiàn)信號的。等概率二進制確知信號(異步串口通信的信號即屬于此情況)的最佳接收機結(jié)構(gòu)如圖4所示。

        

  圖4中的乘法器和積分器實質(zhì)上構(gòu)成了一個相關(guān)器,因此上述結(jié)構(gòu)又稱為相關(guān)器形式的最佳接收機。其中相關(guān)器的輸出u(t)由下式定義:

       

  其中:T為采樣周期,N表示一個碼元的時間包含N個采樣周期。

  U1(kT)和U2(kT)由上式計算可得,然后送到比較器在最佳判決時刻(t=kNT)進行比較,若U1(kT)≥U2(kT),則判決為邏輯1,否則判決為邏輯0。

  UART接收器接收的信號是未經(jīng)調(diào)制的二進制基帶信號,碼元波形不是高電平就是低電平,兩種碼元的波形截然不同。因此,如果輸入信號Y(nT)與S1(kT)相關(guān)運算的結(jié)果較大,則Y(nT)與S2(kT)相關(guān)運算的結(jié)果就很小;反之亦然。所以可以將上述最佳接收機結(jié)構(gòu)中S2(kT)這一路相關(guān)器省略,只保留一路相關(guān)器。最后的比較器改成判決器,判決準則是:如果相關(guān)器在最佳判決時刻(t=kNT)的輸出大于某個閾值,則判決為邏輯1;否則判決為邏輯0。經(jīng)過簡化改進基于最佳接收機結(jié)構(gòu)的UART接收器的框圖如圖5所示。

        

         

  下面以一個簡單示例證明基于最佳接收的UART接收器可以有效地去除隨機干擾給信號接收帶來的影響。如圖6所示,在這個碼元周期內(nèi),如果采用一次抽樣判決,則即使處于一次抽樣判決的最佳采樣時刻,也會由于隨機脈沖干擾而產(chǎn)生誤判;如果引入數(shù)字相關(guān)器在最佳判決時刻進行判決,則盡管由于信號邊沿的抖動和隨機脈沖的干擾,信號的波形遭到了破壞,但信號在碼元周期內(nèi)相關(guān)運算的結(jié)果為7,大于閾值5,接收器依然能正確地判定接收到的信號為邏輯1。這將有效抑制隨機干擾給信號接收帶來的影響。

  2 基于的UART設(shè)計優(yōu)化

  數(shù)字相關(guān)器的引入,極大地提高了UART接收器的抗干擾性能,但也帶來了兩個問題:

  (1)在數(shù)字相關(guān)器輸出相關(guān)運算的結(jié)果后,判決器需要在最佳判決時刻進行判決,因為此時與信號的相關(guān)輸出最大。得到的判決信號與這個最佳判決時刻的偏移越大,UART接收器的性能就越差。也就是說,數(shù)字相關(guān)器對同步模塊的判決信號有很高的精確度要求。

  (2)數(shù)字相關(guān)器是一個運算量相當大的復雜邏輯器件。

  以上兩個問題使得UART接收器的邏輯結(jié)構(gòu)非常龐大,并將耗用很大的邏輯資源。而在大多數(shù)嵌入式系統(tǒng)應(yīng)用中,UART通常只是控制信息的一個接口,如果設(shè)計出來的UART的IP本身就占用了大量的邏輯資源,則使用者肯定不能接受,且這樣的UART的IP核也毫無價值。所以,要使得這種高性能的UART能在實際工程中應(yīng)用,就必須優(yōu)化UART的邏輯設(shè)計,減少耗用的資源。下面將以現(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array)為設(shè)計平臺,根據(jù)UART接收器中同步模塊和數(shù)字相關(guān)器的結(jié)構(gòu)特點以及的結(jié)構(gòu)特點,對邏輯設(shè)計進行優(yōu)化。

  2.1 同步模塊的設(shè)計優(yōu)化

  UART的同步模塊主要檢測Sync位并得到判決信號。理想情況下,如果在一個碼元內(nèi)有N次采樣,則當N次采樣的結(jié)果都為0時,表明檢測到一個Sync 位,而且此時就是數(shù)字相關(guān)器的最佳判決時刻(如圖7)??墒怯捎谛盘柕倪呇囟秳踊蚴请S機脈沖干擾,N次采樣的結(jié)果通常無法達到同時為0的理想情況,如果以 N作為檢測同步的門限,則可能檢測不到Sync位,造成漏同步。

       


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