低頻數(shù)字相位(頻率)測量的CPLD實現(xiàn)

　　4 結(jié)束語

　　由單片機晶振產(chǎn)生的6M信號，經(jīng)過一個與非門整形為矩形脈沖，再經(jīng)過CPLD7128的內(nèi)部設(shè)計的分頻器分頻（分頻系數(shù)為1000、2000、3000、4000），由該系統(tǒng)進行測頻測相。AB二相的信號加上一個反相器，則從理論上講，相位相差180度。實際測量結(jié)果為，頻率分別是6000、3000、2000、1500Hz，相位為180度，與理論完全符合。利用DDS數(shù)字移相信號發(fā)生器產(chǎn)生不同頻率和相位差的信號實測證實，該系統(tǒng)指標(biāo)符合設(shè)計要求。

　　隨著EDA（電子設(shè)計自動化）技術(shù)和微電子技術(shù)的進步，CPLD的時鐘延遲可達到 級，結(jié)合其并行工作方式，在超高速、實時測控方面有非常廣闊的應(yīng)用前景；并且CPLD&FPGA具有高集成度、高可靠性，幾乎可將整個設(shè)計系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)(SOPC)，從而大大縮小其體積，具有可編程型和實現(xiàn)方案容易改動的特點，有利于產(chǎn)品的研制和后期升級[7]。

　　CPLD7128大約有128個觸發(fā)器，程序中AB兩相計數(shù)器共用了19+19=38個，控制部分用了4個，還剩下了大約128-42=86個（其他模塊還有少量的占用）。 CPLD7128的計數(shù)頻率最高可175.4MHz，若提高標(biāo)頻信號的頻率為175 MHz，同時增加計數(shù)器的長度，則測相精度從理論上講可以達到0.04度。

　　采用CPLD配合單片機的設(shè)計方案，具有造價較低、速度高、精度高的優(yōu)點，并且可以通過軟件下載而達到儀器硬件升級的目的。

　　參考文獻：

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　　[7]潘松,王國棟.VHDL實用教程[M].成都:電子科技大學(xué)出版社,2000