基于PCI總線的GP-IB接口電路設計
摘要: 主要介紹作為從設備如何根據PCI總線協議設計PCI總線接口電路,從而實現基于PCI總線的GP-IB接口電路設計,重點闡述PCI總線接口狀態(tài)機的設計。
關鍵詞: PCI;狀態(tài)機;GP-IB;EPLD
前言
基于PCI總線的GP-IB接口電路框圖如圖1所示,工控機采用PCI-104堆棧結構,通過PCI總線和EPLD相連,數據總線為32bit,傳輸速率為33MHz。EPLD完成PCI總線接口電路的設計和NAT9914接口芯片的控制,通過驅動芯片75160和75162完成GP-IB的接口通信。在此重點介紹EPLD內部電路設計?!?/p>本文引用地址:http://m.butianyuan.cn/article/84339.htm
圖1 GP-IB接口電路結構框圖
EPLD內部電路設計
PCI局部總線很復雜,PCI局部總線也在不斷的發(fā)展中,現在已經衍生有CPCI、PCI EXPRESS等總線標準。PCI局部總線定義的功能很強大,當然如果需要將所有的PCI局部總線的要求都能實現,購買PCI局部總線的專用集成電路或IP核是最佳選擇,因為PCI局部總線的硬件設計過于龐大,全部實現有一定的難度。如果設備只是作為從設備,根據設計要求實現起來也不是很復雜,很多功能如仲裁、邊界掃描及錯誤報告等功能就可以不用實現,甚至像奇偶校驗、重試、突發(fā)傳輸等功能也可以不用實現。
根據GP-IB接口卡的功能,本文主要介紹在EPLD中實現PCI總線接口電路的設計,并且能夠正確操作GP-IB總線協議的控制芯片NAT9914。EPLD的容量較小,我們采用XILINX公司的XC95288XL器件,只有288個宏單元,經過設計優(yōu)化,最終成功裝載。其實現原理框圖如圖2所示。
圖2 EPLD內部電路框圖
PCI接口信號設計
設計PCI接口信號很關鍵,PCI總線規(guī)范定義的信號很多,在設計過程中必須有所取舍。下面按照PCI總線規(guī)范的要求,根據設計電路的實際需求,設計如下接口信號:
Rst : 上電復位信號,低電平有效。
Clk : 時鐘信號33MHz。
Cbe[3..0] : 命令、字節(jié)使能信號。
Ad[31..0] : 地址、數據多路復用的三態(tài)輸入/輸出信號。
Frame : 幀周期信號,由主設備驅動,表示當前主設備一次交易的開始和持續(xù)時間。
Irdy : 主設備準備好信號。
Trdy : 從設備數據準備好信號。
Devsel : 從設備被選中響應信號。
Inta :從設備中斷請求,低有效。
在設計時舍棄的信號有:Par、Stop、Perr、Serr、Req、Gnt。
GP-IB接口芯片控制信號設計
根據電路要求,設計如下接口信號,用來完成對NAT9914和驅動芯片的控制,實現PCI到GP-IB接口的轉換。
Target_clk: GP-IB接口控制芯片時鐘,本方案設計為33MHz時鐘的8分頻。
Target_rst:復位脈沖信號,低電平復位。
Target_ce: 讀寫使能,高電平為讀,低電平為寫。
Target_sc:標識GP-IB接口卡作為控者,還是作為普通器件。
Target_we:寫使能控制,低電平有效。
Target_int_l:控制芯片中斷輸出,低電平有效。
Target_abus:有效地址輸出。
Target_dbus:三態(tài)數據輸入/輸出總線。
電路優(yōu)化設計
圖2給出了PCI總線接口電路的原理框圖,由于EPLD容量較小,在設計時必須盡量減少不必要的電路設計,并對電路設計進行優(yōu)化,下面給出各電路模塊的功能設計:
譯碼電路
PCI總線命令編碼方式有12種,在本設計中我們只實現配置讀、配置寫、存儲器讀和存儲器寫四種編碼交易類型。譯碼功能電路工作在地址周期,包括命令譯碼、地址譯碼和命令/地址鎖存等三項功能。在Frame變低的第一個時鐘周期內,譯碼電路對來自主設備的命令Cbe[3..0]進行譯碼,并向狀態(tài)機控制模塊發(fā)出是配置讀寫還是存儲器讀寫命令,同時鎖存地址。
配置寄存器
在PCI規(guī)范中,配置空間是一個容量為256字節(jié)并具有特定記錄結構或模型的地址空間,該空間又分為頭標區(qū)和設備有關區(qū)兩部分。在配置寄存器中不用的寄存器當CPU讀的時候,將默認為零。
重試
GP-IB控制芯片寄存器響應完全能夠滿足PCI規(guī)范的要求,不需要進行重試,這部分功能不再實現。
奇偶校驗
在BIOS中可以對奇偶校驗進行屏蔽和開放,為了減少設計的復雜性,奇偶校驗功能在EPLD中沒有實現,在BIOS中進行了屏蔽。
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