最新一體化電子設(shè)計解決方案實現(xiàn)ECAD與MCAD協(xié)同工作

　　電子產(chǎn)品通常需要某種形式的包裝與外殼，但傳統(tǒng)上電子設(shè)計人員與機械設(shè)計人員之間鮮有聯(lián)系。要將電子產(chǎn)品恰好放進機械外殼中，過去更多是靠運氣，而非通過良好的管理來實現(xiàn)。日前，Altium 公司推出了擁有 100 多項新特性的最新版一體化電子產(chǎn)品設(shè)計解決方案，將電子設(shè)計 (ECAD) 與外殼的機械設(shè)計 (MCAD) 工作相互匹配聯(lián)系，徹底改變了現(xiàn)狀。

　　Altium 公司中國區(qū)技術(shù)支持與應(yīng)用經(jīng)理劉景伯說，Altium 最新版本的Altium Designer 提供了一款真正能將ECAD與MCAD工作相匹配的解決方案，以滿足電子產(chǎn)品外殼設(shè)計的要求。它采用開放式技術(shù)把 ECAD 和 MCAD 集成在一起，第一次允許電子設(shè)計人員直接進入機械 CAD 的領(lǐng)域，這就打破了電氣設(shè)計和物理外殼設(shè)計領(lǐng)域之間的壁壘。

　　劉景伯介紹說，Altium 最新版的一體化電子設(shè)計解決方案Altium Designer擁有涵蓋所有電子設(shè)計領(lǐng)域的豐富特性，突出表現(xiàn)為以下十大特點:

　　一、將ECAD與MCAD集成。新版 Altium Designer 中，增強了 3D 功能，可以直接連接到外部 STEP 模型，這是一種各大 MCAD 軟件都支持的 3D 文件格式。這就是說，設(shè)計工程師可將 MCAD 軟件設(shè)計出來的機械配件或外殼設(shè)計直接導入 Altium Designer。此外，還增加了新的特性，可以檢查設(shè)計方案中任意對象（例如，電子元件和外殼）之間的干擾／間距是否符合要求。Altium Designer 還能檢測到源 STEP 模型的更新，從而在電氣和機械領(lǐng)域之間建立起動態(tài)的連接。劉景伯強調(diào)，這是Altium在業(yè)界推出的一項突破性技術(shù)。電子設(shè)計人員能交互地調(diào)節(jié)板級布局、元件放置，乃至元件封裝的選擇，來滿足外殼設(shè)計的要求。設(shè)計人員可確保 PCB 符合機械間隙的約束，在原型設(shè)計或制造工作開始之前，即可根據(jù)實際外殼設(shè)計的要求直接檢驗。這種功能有望大幅減少完成 ECAD/MCAD  設(shè)計所需的迭代次數(shù)。

　　二、增加了新型交互式布線引擎。在引導型布線模式下，布線效率會非常高，設(shè)計人員能夠利用該模式引導布線，而不必對每段跡線進行布局。在引導模式下，只需簡單地“返回”到前一段路徑，就能取消某段布線，這樣盡可能地減少了連接布線中所需的點擊數(shù)量。值得指出的是，除了新式布線引擎之外，Altium Designer 還提供了適用于單網(wǎng)和差分對的交互式長度調(diào)節(jié)功能，支持整個系統(tǒng)的全差分對、阻抗控制布線、多跡線布線、引腳和部件切換、自動 FPGA 引腳布線優(yōu)化，以及最吸引人的直觀式 PCB 設(shè)計接口等。

　　三、首次引入設(shè)計視圖特性。這種新式設(shè)計視圖特性加快了項目導航的速度，并提高了易用性和直觀性。

　　四、增強了輸出信息發(fā)布，可通過編輯器提供的統(tǒng)一界面定義所有需要的輸出。

　　五、大幅改進和增強了內(nèi)電層支持，可確保在 PCB 中創(chuàng)建并確認的內(nèi)部信號電層能夠轉(zhuǎn)變?yōu)橐惶渍_的制造文件，消除了設(shè)計和制造文件之間的偏差，幫助設(shè)計者更好地了解到電層的最終形態(tài)、連接性和電氣完整性。此外，還可以減少引入制造領(lǐng)域的錯誤，避免原型設(shè)計出現(xiàn)問題。

　　六、改進了版本控制支持。允許從版本控制庫中進行設(shè)計文件的后臺讀取和升級，這對大型項目而言，有助于大幅節(jié)約時間。此外，設(shè)計者在項目中只需簡單的一個命令就能升級所有工作文件副本，從而大大簡化了管理大量變動的工作。

　　七、定制新的虛擬儀表組件?？蛇x擇所需的輸入輸出數(shù)量和類型，在 DelphiScript 中創(chuàng)建個性化腳本處理信號或根據(jù)需要對事件做出響應(yīng)，并從多種標準元件和儀表控制中構(gòu)建儀表的定制界面。

　　八、支持基于C語言的FPGA邏輯開發(fā)。Altium在系統(tǒng)中添加了新的電路圖符號——C 代碼符號，可在結(jié)構(gòu)圖設(shè)計層級中添加 C 代碼塊。C 代碼符號以底層 C 源代碼為參考基準，就像 Verilog 或 VHDL 代碼一樣集成于設(shè)計方案中。完成設(shè)計后，C 代碼通過統(tǒng)一的軟硬件編譯器技術(shù)轉(zhuǎn)換為 VHDL，然后再與設(shè)計方案的其他部分一起合成到 FPGA 中。所增加的相關(guān)特性，可幫助設(shè)計者從定義 C 代碼符號中生成 C 代碼符號，也可從底層源代碼生成 C 代碼符號。

　　九、采用非專有Wishbone 總線接口將各種不同的 FPGA 外設(shè)組件塊“連接”在一起實現(xiàn)系統(tǒng)構(gòu)建。

　　十、可自動支持轉(zhuǎn)換并導入 Cadence Allegro PCB 文檔。