高性能時鐘產(chǎn)品趨勢漫談

　　1.通信和網(wǎng)絡(luò)

　　ADI高級產(chǎn)品經(jīng)理Jeff Keip說，通信基礎(chǔ)設(shè)施市場對時鐘性能的要求特別高，而網(wǎng)絡(luò)終端市場的性能需求也在向同一水平靠攏。這兩個市場還對保持和冗余參考支持等特性青睞有加，以便最大限度地提高系統(tǒng)的正常運行時間。因此，極低的抖動和相位噪聲是關(guān)鍵技術(shù)指標。對于網(wǎng)絡(luò)應(yīng)用，抖動超過指定帶寬(例如12kHz~20MHz，50kHz~80MHz)，而對于基站，客戶所關(guān)注的是非常寬的帶外噪聲/抖動性能。在網(wǎng)絡(luò)應(yīng)用中，保持和切換等特性是將系統(tǒng)停機時間保持在最低限度所必需的。在無線通信中，這些特性也有用，盡管不是最關(guān)鍵的。

　　Maxim時鐘產(chǎn)品線總監(jiān)Ichiro Yamada具體介紹了無線基站中的應(yīng)用：用于同步通信系統(tǒng)、無線基站、SONET/SDH、路由器的低噪聲、高頻時鐘是近期市場的應(yīng)用熱點。中國和印度都在積極推進2G、3G手機基站和用于站間通信的點對點無線鏈路，雖然許多廠商已經(jīng)瞄準LTE和WiMax市場，但GSM仍然保持其主流地位。

　　無線基站是同步系統(tǒng)，需要抖動抑制功能以便為終端電路提供穩(wěn)定的時鐘?；鶐卧c射頻單元之間的串行通信要求抖動低于1ps的時鐘，此外，射頻單元還需要穩(wěn)定的時鐘驅(qū)動高速ADC和DAC，基于電流LC-VCO(LC壓控振蕩器)的PLL時鐘具有穩(wěn)定的時域特性(低抖動)，當然，為了改善頻域的噪聲(SSB相位噪聲)指標還需要相應(yīng)的改進措施。

　　同步以太網(wǎng)(SyncE)在基站中的應(yīng)用非常普遍，無線基站網(wǎng)絡(luò)采用傳統(tǒng)的T1/E1。為了降低運行成本，運營商正在將TDM網(wǎng)絡(luò)轉(zhuǎn)移到包交換網(wǎng)絡(luò)?？紤]到無線基站系統(tǒng)是一個同步通信系統(tǒng)，需要對IP數(shù)據(jù)傳輸進行同步。IEEE1588是支持IP同步的標準之一。對于SyncE時鐘設(shè)備，抖動抑制、時鐘保持、無縫切換參考時鐘、頻率轉(zhuǎn)換等都是設(shè)計中需要特別關(guān)注的因素。

　　這些熱點應(yīng)用對時鐘提出了許多特定的技術(shù)要求。例如，無線RF應(yīng)用中，相位噪聲是最重要的指標之一，晶體振蕩器能夠滿足這一指標要求，但許多開發(fā)商已經(jīng)開始采用高Q值LC VCO和SAW技術(shù)。高度穩(wěn)定的低頻VCXO + PLL(壓控晶振+鎖相環(huán))倍頻對于SyncE線卡是一個經(jīng)濟實用的選擇，非常適合背板時鐘、PHY時鐘轉(zhuǎn)換、從背板時鐘產(chǎn)生PHY參考時鐘等應(yīng)用。

　　這類應(yīng)用中需要謹慎設(shè)計VCXO保持盡可能低的頻率溫漂，并使PLL倍頻時鐘的抖動低于1psRMS。另外，高速串行通信鏈路還要求時鐘發(fā)生器具有較高的電源噪聲抑制比。電源、高速開關(guān)器件(ASIC、FPGA、存儲器等)的噪聲會注入到PLL，影響抖動指標，因此，較高的電源噪聲抑制比是PLL時鐘發(fā)生器設(shè)計所面臨的另一挑戰(zhàn)。