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EEPW首頁 >> 主題列表 >> 乘法器設計

基于FPGA的高速流水線浮點乘法器設計與實現

  • 1 引言　　在數字化飛速發(fā)展的今天，人們對微處理器的性能要求也越來越高。作為衡量微處理器 性能的主要標準，主頻和乘法器運行一次乘法的周期息息相關。因此，為了進一步提高微處 理器性能，開發(fā)高速高精度的乘法器
  • 關鍵字： FPGA  流水線  浮點  乘法器設計    

基于FPGA的WALLACE TREE乘法器設計

  • 摘要：為了使基于FPGA設計的信號處理系統(tǒng)具有更高運行速度和具有更優(yōu)化的電路版圖布局布線，提出了一種適用于FPGA結構的改進型WALLACE TREE架構乘法器。首先討論了基于標準單元3：2壓縮器的改進型6：4壓縮器，根據FP
  • 關鍵字： WALLACE  FPGA  TREE  乘法器設計    

一種用于PFC的模擬乘法器設計

  • 為了實現變頻控制，產生一個與輸入信號同頻同相的電壓信號，使輸入電流跟隨輸入電壓，設計了一種基于BCD工藝的模擬乘法器，并闡述了該電路設計的工作原理和結構。該乘法器應用于電流控制的功率因素校正電路，具有0～3 V的輸入信號范圍，采用上華0．6μm BCD工藝設計，并用Cadence spectre仿真器進行仿真。仿真結果表明，輸出波形是一個半正弦波，并且和輸入同頻同相，幅度達到1．2 V。
  • 關鍵字： PFC  模擬  乘法器設計    
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乘法器設計介紹

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