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EEPW首頁 >> 主題列表 >> 亞穩(wěn)態(tài)性

FPGA大型設(shè)計應(yīng)用的多時鐘設(shè)計策略闡述

  • 利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。
  • 關(guān)鍵字： 亞穩(wěn)態(tài)性  多時鐘  FPGA  
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亞穩(wěn)態(tài)性介紹

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