新聞中心

EEPW首頁 > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 基于FPGA的存儲測試系統(tǒng)的設(shè)計(jì)

基于FPGA的存儲測試系統(tǒng)的設(shè)計(jì)

作者: 時間:2011-09-13 來源:網(wǎng)絡(luò) 收藏

摘要:針對某些特殊的測試試驗(yàn)要求測試高性能、微體積、低功耗,在理論基礎(chǔ)上,進(jìn)行了動態(tài)設(shè)計(jì)。介紹了該的組成,對控制模塊進(jìn)行了詳細(xì)設(shè)計(jì)。針對測試環(huán)境的多樣性設(shè)計(jì)了采樣策略,能對頻率多變的信號進(jìn)行實(shí)時記錄。通過實(shí)驗(yàn)驗(yàn)證了設(shè)計(jì)的正確性,證實(shí)了所設(shè)計(jì)的采樣策略對多種變化規(guī)律的信號采集具有通用性,擴(kuò)展了系統(tǒng)的應(yīng)用范圍。
關(guān)鍵詞:;;采樣策略;變頻采樣

0 引言
動態(tài)測試技術(shù)是以捕捉和處理各種動態(tài)信息為目的的一門綜合技術(shù),它在當(dāng)代科學(xué)技術(shù)中地位十分重要,在航天航空、儀器儀表、交通運(yùn)輸、軍事、醫(yī)療等研究中均應(yīng)用廣泛。常用的測試方法有遙測與存儲測試,與無線電遙測儀相比,存儲測試儀結(jié)構(gòu)更為簡單、無需發(fā)送天線、體積小、功耗低。存儲測試技術(shù)是對被測對象沒有影響或影響在允許范圍的條件下,在被測體內(nèi)放置微型數(shù)據(jù)采集存儲測試儀,現(xiàn)場實(shí)
時完成信號的快速采集和存儲,事后回收,由計(jì)算機(jī)處理和再現(xiàn)測試信息同時保證測試儀器完好的一種動態(tài)測試技術(shù)。由于存儲測試對測試結(jié)果影響較小,測試數(shù)據(jù)準(zhǔn)確可靠,已經(jīng)漸漸成為測試動態(tài)參數(shù)的重要手段。

1 系統(tǒng)整體設(shè)計(jì)
測試信號通過傳感器輸入測試電路中進(jìn)行處理并存儲,隨后通過接口電路輸入到計(jì)算機(jī)中。測試參數(shù)限于一定范圍,測試通道數(shù)為4通道,最大采樣頻率為1 MHz,最大存儲容量為512 kW。本設(shè)計(jì)選用Altera公司推出的CycloneⅡ系列的EP2C5T144I8芯片。該芯片具有4608個邏輯單元,26塊M4K RAM塊,13個嵌入式乘法器,2個鎖相環(huán),用戶I/O引腳數(shù)目有89,可以滿足設(shè)計(jì)要求,并且有一定余量,方便以后功能的擴(kuò)展。AD轉(zhuǎn)換器選用AD公司推出的AD7492,而存儲器選用NanoAmp公司推出的N08L163WC2A,容量為512 k×16 bit。系統(tǒng)的整體框圖如圖1。

本文引用地址:http://m.butianyuan.cn/article/191009.htm

a.jpg


控制模塊實(shí)現(xiàn)對整個系統(tǒng)的邏輯控制,主要包括:AD控制、存儲器的讀寫、時鐘產(chǎn)生、負(fù)延遲計(jì)數(shù)及觸發(fā)模塊等。其中時鐘模塊為系統(tǒng)各芯片提供工作時鐘,并產(chǎn)生適合不同環(huán)境的采樣時鐘信號。負(fù)延遲模塊是為確保記錄信號的完整性,不致于把觸發(fā)信號以前的數(shù)據(jù)丟失。本設(shè)計(jì)負(fù)延遲為8 kW,負(fù)延遲計(jì)數(shù)器記滿(512-8)kW后停止計(jì)數(shù),采樣結(jié)束。觸發(fā)模塊主要是對系統(tǒng)由一個環(huán)境進(jìn)入另一個環(huán)境的方式進(jìn)行控制。觸發(fā)方式包括外觸發(fā)、計(jì)數(shù)觸發(fā)、比較觸發(fā)。計(jì)數(shù)觸發(fā)是對采樣點(diǎn)數(shù)進(jìn)行計(jì)數(shù),采樣點(diǎn)數(shù)等于預(yù)設(shè)的計(jì)數(shù)點(diǎn)數(shù)時,就會產(chǎn)生觸發(fā)信號。比較觸發(fā)是采樣值與預(yù)設(shè)值作比較,當(dāng)采樣值大于或小于預(yù)設(shè)值時就會產(chǎn)生觸發(fā)信號。

2 采樣策略的研究
2.1 變頻采樣的狀態(tài)設(shè)計(jì)
在一些測試中,例如彈丸在全彈道運(yùn)動過程中的加速度變化、石油開采過程中射孔時的壓力變化,被測信號的頻率變化很大,因此僅由信號的最高上限截止頻率確定采樣頻率是不合理的,信號的采樣頻率應(yīng)該是可變的。因此,需要對被測信號進(jìn)行采樣規(guī)律設(shè)計(jì),即設(shè)計(jì)一定的采樣策略,綜合考慮模糊誤差、測量時間、存儲容量等因素,從而達(dá)到最優(yōu)的測試效果。張文棟教授結(jié)合存儲測試?yán)碚撆c應(yīng)用對動態(tài)測試的信號存儲過程提出了四種采樣策略,包括均勻采樣策略、自動分段均勻采樣策略、編程分段自適應(yīng)均勻采樣策略以及自適應(yīng)采樣策略,這四種采樣策略均適合瞬態(tài)速變信號的存儲記錄。


上一頁 1 2 3 下一頁

關(guān)鍵詞: FPGA 存儲測試 系統(tǒng)

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉