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EEPW首頁 >> 主題列表 >> 并行總線

降低任何嵌入式設(shè)計(jì)的體積和成本的常用方法是使用具有較少I/O引腳的通信總線。雖然從并行總線發(fā)展到串行總線可明顯減小體積和降低成本，但是從一種串行總線發(fā)展為另一種具有較少引腳的串行總線也很有用。用串行總

  • 降低任何嵌入式設(shè)計(jì)的體積和成本的常用方法是使用具有較少I/O引腳的通信總線。雖然從并行總線發(fā)展到串行總線可明顯減小體積和降低成本，但是從一種串行總線發(fā)展為另一種具有較少引腳的串行總線也很有用。用串行總,降低任何嵌入式設(shè)計(jì)的體積和成本的常用方法是使用具有較少I/O引腳的通信總線。雖然從并行總線發(fā)展到串行總線可明顯減小體積和降低成本，但是從一種串行總線發(fā)展為另一種具有較少引腳的串行總線也很有用。用串行總線替
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針對Flash存儲(chǔ)特性的航天器大容量固態(tài)存儲(chǔ)技術(shù)

  • 隨著航天任務(wù)的不斷豐富、航天探測技術(shù)的不斷提高(如探測器種類增多，相機(jī)分辨率提高等)，中國空間站等重大戰(zhàn)略規(guī)劃的逐步實(shí)施，空間科技數(shù)據(jù)的采集速度與存儲(chǔ)總量需求大幅度攀升，對存儲(chǔ)器的容量、吞吐速率、數(shù)據(jù)管
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基于FPGA的ARM并行總線設(shè)計(jì)與仿真分析

  • [導(dǎo)讀] 由于FPGA技術(shù)和ARM技術(shù)應(yīng)用越來越廣泛，通過設(shè)計(jì)并行總線接口來實(shí)現(xiàn)兩者之間的數(shù)據(jù)交換，可以較容易地解 ...
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基于FPGA 的ARM 并行總線研究與仿真

  • 摘要：通過EP2C20Q240 器件和LPC2478 處理器，研究ARM 應(yīng)用系統(tǒng)外部并行總線的工作原理和時(shí)序特性，以及在FPGA 中 ...
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基于FPGA的ARM并行總線研究與仿真

  • 0 引言在數(shù)字系統(tǒng)的設(shè)計(jì)中，F(xiàn)PGA+ARM 的系統(tǒng)架構(gòu)得到了越來越廣泛的應(yīng)用，F(xiàn)PGA 主要實(shí)現(xiàn)高速數(shù)據(jù)的處理;ARM 主要實(shí)現(xiàn)系統(tǒng)的流程控制.人機(jī)交互.外部通信以及FPGA 控制等功能.I2C.SPI 等串行總線接口只能實(shí)現(xiàn)FPGA 和AR
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RocketIO的高速串行通道設(shè)計(jì)與驗(yàn)證

  • 　　引 言 　 　　目前，多數(shù)計(jì)算機(jī)、嵌入式處理設(shè)備和通信設(shè)備都采用并行總線，但隨著芯片性能不斷提升和系統(tǒng)越來越復(fù)雜，數(shù)據(jù)傳輸帶寬已成為提高系統(tǒng)性能的瓶頸。雖然增大并行總線寬度可以提高芯片與芯片之間、背板與背板之間的數(shù)據(jù)吞吐量，但是數(shù)據(jù)線的增多和傳輸速率的加快會(huì)使PCB布線的難度提高，并且增加了信號(hào)延時(shí)和時(shí)鐘相位偏移。高速串行互連技術(shù)成為提高數(shù)據(jù)傳輸帶寬的有效解決途徑。 　　新的串行總線技術(shù)不斷涌現(xiàn)，如新推出的串行總線標(biāo)準(zhǔn)有PCI-express、RapidI()、10Gigabit Etherne
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并行總線介紹

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