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EEPW首頁 >> 主題列表 >> 現(xiàn)場可編程門陣列(fpga)

應(yīng)對功耗挑戰(zhàn):晶體管技術(shù)方案面臨瓶頸

  • 在電費(fèi)占運(yùn)營成本 (OPEX) 很大一部分,而運(yùn)營成本則占總成本約 70% 的情況下,降低功耗對運(yùn)營商來說已刻不容緩。以前,芯片提供商想辦法通過晶體管和工藝技術(shù)來降低功耗。雖然晶體管是產(chǎn)生功耗的主要原因,但并非唯一因素,而且通過晶體管來降低功耗作用是有限的。
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基于FPGA的外部存儲器設(shè)計

  • 摘要:為了提高雷達(dá)海量數(shù)據(jù)的處理速度,采用FPGA設(shè)計了一種高速外部存儲器,通過多次實驗,驗證了設(shè)計方法的可行性。高速外部存儲器可以有效地提高數(shù)據(jù)存儲速度,節(jié)約讀/寫時間,從而滿足信號處理的高速實時的要求
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FPGA為核心的多功能輸液系統(tǒng)的設(shè)計

  • FPGA為核心的多功能輸液系統(tǒng)的設(shè)計,今朝醫(yī)護(hù)人員一般不能全程陪護(hù),會給病人和醫(yī)務(wù)人員帶來良多平安隱患和未便。本文設(shè)計了一種集輸液節(jié)制、顯示、報警、語音通信等多種 功能的輸液節(jié)制系統(tǒng)?! ? 系統(tǒng)總體設(shè)計  輸液監(jiān)控系統(tǒng)原理如圖1所示,包括FP
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在FPGA中實現(xiàn)圖像格式轉(zhuǎn)換的參考設(shè)計

  • 引言服務(wù)器、交換機(jī)、前端編碼器以及專用演播顯示器等廣播基礎(chǔ)設(shè)備系統(tǒng)支持各種輸入圖像格式,在存儲、...
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基于DVI和FPGA的視頻疊加器設(shè)計

  • 摘要:利用FPGA作為主控單元,以數(shù)字視頻接口DVI為視頻接口、TI公司的TFP401和TFP410為視頻信號的編解碼芯片...
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基于FPGA控制VGA顯示的多通道數(shù)字示波器的設(shè)計

  • 摘要:為了實現(xiàn)對0~1 MHz的信號進(jìn)行測量以及顯示的目的,制作了基于SOPC技術(shù)的VGA顯示數(shù)字存儲示波器。采用硬件與軟件相配合的設(shè)計方法,主要模塊有基于FPGA的最小系統(tǒng)模塊、信號調(diào)理電路模塊、AD采樣模塊、觸發(fā)電路
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基于FPGA的FIR數(shù)字濾波器的優(yōu)化設(shè)計

  • 摘要:提出采用正則有符號數(shù)字量(CSD)編碼技術(shù)實現(xiàn)FIR濾波器。首先分析了FIR數(shù)字濾波器理論及常用設(shè)計方法的不足,然后介紹了二進(jìn)制數(shù)的CSD編碼技術(shù)及其特點(diǎn),給出了其于CSD編碼的定點(diǎn)常系數(shù)FIR濾波器設(shè)計過程,使用
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基于FPGA的TCP粘合設(shè)計實現(xiàn)

  • 基于FPGA的TCP粘合設(shè)計實現(xiàn),在應(yīng)用級代理的基礎(chǔ)上,為進(jìn)一步提高數(shù)據(jù)處理的速度,提出了TCP粘合技術(shù)[1]。該技術(shù)在通信雙方建立通信之初對雙方的握手信號以及通信原語進(jìn)行分析,獲取必要的信息,決定數(shù)據(jù)的流向,一旦雙方開始通信,該代理就不再
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基于CORDIC算法和FPGA的數(shù)字頻率校正的實現(xiàn)

  • 本文通過對CORDIC算法的工作原理進(jìn)行分析,給出了基于CORDIC算法和FPGA實現(xiàn)數(shù)字頻率校正的實現(xiàn)方案。仿真結(jié)果證明,該方法可以實現(xiàn)標(biāo)準(zhǔn)的正弦波和余弦波信號,可以直接作為頻偏校正單元來對數(shù)字頻率信號進(jìn)行校正。
  • 關(guān)鍵字: CORDIC  FPGA  算法  數(shù)字頻率    

基于FPGA-NIOS的多功能留言機(jī)設(shè)計

  • 摘要:隨著科技的進(jìn)步,人們生活中對于聯(lián)絡(luò)的需求越來越高,而傳統(tǒng)基于電話的留言機(jī)在沒有手機(jī)或電話的情況下具有諸多不便。針對上述需求,設(shè)計了一款應(yīng)用于家庭用戶中的多功能留言機(jī)??紤]到FPGA的諸多特點(diǎn),采用可
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基于FPGA的倏逝波型光纖氣體檢測研究

  • 摘要:文章就光纖氣體傳感器的背景和發(fā)展進(jìn)行了介紹,并且對倏逝波型的光纖氣體檢測原理進(jìn)行了分析與研究。設(shè)計了一款基于FPGA的倏逝波型的光纖氣體檢測系統(tǒng)。通過模擬與實驗,提高了檢測靈敏度和響應(yīng)時間,可進(jìn)行多
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賽靈思強(qiáng)化通信市場競爭力 欲成為FPGATOP1供應(yīng)商

  •   一直以來,通信都是賽靈思整體業(yè)務(wù)的中流砥柱。今年年初,賽靈思專門成立通信事業(yè)部,并成功完成三起在光網(wǎng)絡(luò)領(lǐng)域的收購,更好地布局通信市場,他們的目標(biāo)是成為華為、中興等通信廠商的FPGATOP1供應(yīng)商。   2011年發(fā)生的那些兒事和即將發(fā)生的那些事兒無不顯示著賽靈思在通信市場的持續(xù)專注和深耕。
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基于FPGA短波差分跳頻信號發(fā)生器的設(shè)計與實現(xiàn)

  • 摘要:差分跳頻(DFH)是一種新的短波跳頻技術(shù),它主要?dú)w結(jié)為一種G函數(shù)算法,這種G函數(shù)集跳頻圖案、信息調(diào)制與解調(diào)于一體。它的通信機(jī)理與常規(guī)跳頻完全不同,較好的解決了數(shù)據(jù)速率和跟蹤、干擾等問題,代表了當(dāng)前短波通
  • 關(guān)鍵字: FPGA  短波差分  跳頻信號  發(fā)生器    

賽靈思Spartan-6 FPGA助力最新NI CompactRIO系統(tǒng)

  • 全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司 (Xilinx, Inc. (NASDAQ:XLNX) )在 2011 年 NIWeek 大會期間宣布,美國國家儀器公司 (NI) 推出采用賽靈思旗艦型Spartan?-6 FPGA的業(yè)界首款多核、性能最高的 NI CompactRIO 系統(tǒng)和最小型化的 NI Single-Board RIO器件,進(jìn)一步豐富了其可重配置 I/O (RIO) 高級控制與監(jiān)控產(chǎn)品系列。
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基于Verilog簡易UART的FPGA/CPLD實現(xiàn)

  • 基于Verilog簡易UART的FPGA/CPLD實現(xiàn),目標(biāo):在xo640上實現(xiàn)一個簡單的Uart,能夠解析串口數(shù)據(jù),并在寄存器中存儲,用FIFO實現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等,極大方便后期的開發(fā)和調(diào)試。
  • 關(guān)鍵字: FPGA/CPLD  實現(xiàn)  UART  簡易  Verilog  基于  
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現(xiàn)場可編程門陣列(fpga)介紹

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