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EEPW首頁(yè) >> 主題列表 >> 硬件實(shí)現(xiàn)

基 2 FFT 算法的模塊化硬件實(shí)現(xiàn)與比較

  • 隨著快速傅里葉變化(FFT)在信號(hào)處理應(yīng)用領(lǐng)域的廣泛應(yīng)用，不同場(chǎng)合對(duì)硬件實(shí)現(xiàn)的 FFT 算法結(jié)構(gòu)提出了多樣化的要求，針對(duì)這種需求在硬件編程設(shè)計(jì)中將 FFT 分割成模塊化的三部分：數(shù)據(jù)存儲(chǔ)重排模塊、旋轉(zhuǎn)因子調(diào)用模塊、蝶形運(yùn)算模塊。通過(guò)時(shí)序調(diào)用可組成不同結(jié)構(gòu)的 FFT 處理器，實(shí)現(xiàn)流水結(jié)構(gòu)與遞歸結(jié)構(gòu)兩種方案，分別側(cè)重于處理速度與資源占用量?jī)煞矫娴膬?yōu)勢(shì)。在FPGA硬件設(shè)計(jì)中使用 Verilog 語(yǔ)言完成代碼編程，實(shí)現(xiàn)了兩種結(jié)構(gòu)的 512 點(diǎn)基 2 算法的快速傅里葉變換，使用 Modelsim 完成功能仿真。與
  • 關(guān)鍵字： FFT  硬件實(shí)現(xiàn)  基 2 算法  模塊化設(shè)計(jì)  流水線(xiàn)結(jié)構(gòu)  遞歸結(jié)構(gòu)  201902  

基于FPGA的脈沖耦合神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)

  • 摘要：針對(duì)脈沖耦合神經(jīng)網(wǎng)絡(luò)(PCNN)具有神經(jīng)元脈沖同步激發(fā)、適合硬件實(shí)現(xiàn)的特點(diǎn)，提出了一種基于FPGA的PCNN實(shí)時(shí)處理系統(tǒng)。系統(tǒng)設(shè)計(jì)了時(shí)鐘分頻、串口
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鋰電池管理系統(tǒng)的研究與實(shí)現(xiàn) — 鋰電池管理系統(tǒng)的硬件實(shí)現(xiàn)

  • 硬件的設(shè)計(jì)必須要實(shí)現(xiàn)對(duì)動(dòng)力電池組的合理管理，首先必須保證采集數(shù)據(jù)的準(zhǔn)確性;其次是可靠穩(wěn)定的系統(tǒng)控制;最后...
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基于FPGA的RBF神經(jīng)網(wǎng)絡(luò)的硬件實(shí)現(xiàn)

  • 介紹了RBF神經(jīng)網(wǎng)絡(luò)，并采用CORDIC算法實(shí)現(xiàn)了其隱層非線(xiàn)性高斯函數(shù)的映射。同時(shí)，為縮減ROM表的存儲(chǔ)空間并提高查表效率，本設(shè)計(jì)還采用了基于STAM算法的非線(xiàn)性存儲(chǔ)。最后，以Altera公司開(kāi)發(fā)的EDA工具QuarlusⅡ作為編譯、仿真平臺(tái)，采用Cyclone系列中的EP1C6Q 240C8器件，實(shí)現(xiàn)了RBF神經(jīng)網(wǎng)絡(luò)在FPGA上的實(shí)現(xiàn)，并以XOR問(wèn)題為算例進(jìn)行硬件仿真，得出仿真結(jié)果與理論值一致。
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基于FPGA的實(shí)時(shí)中值濾波器硬件實(shí)現(xiàn)

  • 針對(duì)高清圖像在中值濾波預(yù)處理過(guò)程中排序量多、速度慢的特點(diǎn)，提出適合鄰域圖像并行處理機(jī)的分塊存儲(chǔ)方法。在流水線(xiàn)結(jié)構(gòu)下，1個(gè)時(shí)鐘周期可以并行處理32個(gè)3×3鄰域的中值濾波運(yùn)算，實(shí)現(xiàn)了高速、實(shí)時(shí)的1 920×1 080灰度圖像中值濾波器。
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基于DSP的混沌數(shù)字圖像加密與硬件設(shè)計(jì)

基于FPGA的FFT算法硬件實(shí)現(xiàn)

  • 設(shè)計(jì)了一種基于FPGA的1024點(diǎn)16位FFT算法，采用了基4蝶形算法和流水線(xiàn)處理方式，提高了系統(tǒng)的處理速度，改善了系統(tǒng)的性能。提出了先進(jìn)行前一級(jí)4點(diǎn)蝶形運(yùn)算，再進(jìn)行本級(jí)與旋轉(zhuǎn)因子復(fù)乘運(yùn)算的結(jié)構(gòu)。合理地利用了硬件資源。對(duì)系統(tǒng)劃分的各個(gè)模塊使用Verilog HDL進(jìn)行編碼設(shè)計(jì)。對(duì)整個(gè)系統(tǒng)整合后的代碼進(jìn)行功能驗(yàn)證之后，采用QuartusⅡ與Matlab進(jìn)行聯(lián)合仿真，其結(jié)果是一致的。該系統(tǒng)既有DSP器件實(shí)現(xiàn)的靈活性又有專(zhuān)用FFT芯片實(shí)現(xiàn)的高速數(shù)據(jù)吞吐能力，在數(shù)字信號(hào)處理領(lǐng)域有廣泛應(yīng)用。
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一種AES密碼算法的硬件實(shí)現(xiàn)

  • 介紹了一種適用于較小面積應(yīng)用場(chǎng)合AES密碼算法的實(shí)現(xiàn)方案。結(jié)合該算法的特點(diǎn)，在常規(guī)輪變換中提出一種加／解密列混合變換集成化的硬件結(jié)構(gòu)設(shè)計(jì)，通過(guò)選擇使用同一個(gè)模塊，可以實(shí)現(xiàn)加密和解密中的線(xiàn)性變換，既整合了部分加／解密硬件結(jié)構(gòu)，又節(jié)約了大量的硬件資源。仿真與綜合結(jié)果表明，加／解密運(yùn)算模塊面積不超過(guò)25 000個(gè)等效門(mén)，有效地減小了硬件實(shí)現(xiàn)面積，同時(shí)該設(shè)計(jì)方案也滿(mǎn)足實(shí)際應(yīng)用性能的需求。
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降采樣FIR濾波器的設(shè)計(jì)與硬件實(shí)現(xiàn)

  • 摘要：提出了一種完整的降采樣FIR濾波器的設(shè)計(jì)和硬件實(shí)現(xiàn)方法。該方法首先利用matlab工具箱自帶的FDAtool設(shè)計(jì)出降采樣FIR濾波器的系數(shù)，然后采用橫向抽頭式結(jié)構(gòu)進(jìn)行硬件實(shí)現(xiàn)。硬件實(shí)現(xiàn)時(shí)，先利用FIR濾波器系數(shù)對(duì)稱(chēng)的
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基于BM算法的BCH碼的譯碼硬件實(shí)現(xiàn)

  • 摘要：BCH碼是一種理論上比較成熟的代數(shù)碼型，在電力通信系統(tǒng)，GSM標(biāo)準(zhǔn)的語(yǔ)音和數(shù)據(jù)業(yè)務(wù)，以及衛(wèi)星通信和數(shù)字廣播通信(DVB-S2)等多個(gè)領(lǐng)域均有著廣泛的應(yīng)用。基于冪次運(yùn)算，在線(xiàn)性反饋移位寄存器(LFSR)下實(shí)現(xiàn)了基于Be
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可重組多功能大數(shù)運(yùn)算器的小規(guī)模硬件實(shí)現(xiàn)

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