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EEPW首頁(yè) >> 主題列表 >> 立體堆疊式芯片

聯(lián)電：明年試產(chǎn)28nm工藝3D堆疊芯片

  • 　　據(jù)悉，臺(tái)灣代工廠聯(lián)電(UMC)計(jì)劃于2011年年中開(kāi)始，使用28nm新工藝試產(chǎn)3D立體堆疊式芯片，并于2012年批量投產(chǎn)。 　　聯(lián)電CEO孫世偉(Shih-Wei Sun)表示，這種3D堆疊芯片使用了硅通孔(TSV)技術(shù)，是聯(lián)電與日本爾必達(dá)、臺(tái)灣力成科技(PTI)共同研發(fā)完成的。這次三方合作匯聚了聯(lián)電的制造技術(shù)、爾必達(dá)的內(nèi)存技術(shù)和力成的封裝技術(shù)，并在3D IC方案中整合了邏輯電路和DRAM。 　　孫世偉指出，客戶需要3D-IC TSV方案用于下一代CMOS圖像傳感器、MEMS芯片、功率放大器和其他
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立體堆疊式芯片介紹

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