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賽靈思器件上的 INT4 優(yōu)化卷積神經(jīng)網(wǎng)絡（2）

  • 接上期http://m.butianyuan.cn/article/202009/418351.htm賽靈思 DSP 片上的 INT4 優(yōu)化使用 DSP 硬件資源可實現(xiàn)乘法和累加 (MAC) 占用硬件資源較少。經(jīng)優(yōu)化后，DSP 能夠在 16nm 或 28nm 器件上處理盡可能多的 MAC 運算。以 16nm 為例，賽靈思可編程器件中 UltraScale? 架構的 DSP48E2 片就屬于專用片[參考資料 11]。DSP48E2 片由一個 27x18 二進制補碼乘法器和一個 48 位累加器構成。如圖 3
  • 關鍵字： 賽靈思  INT4  卷積神經(jīng)網(wǎng)絡  

賽靈思器件上的 INT4 優(yōu)化卷積神經(jīng)網(wǎng)絡（1）

  • ?對于 AI 推斷，在提供與浮點相媲美的精度的同時，INT8 的性能優(yōu)于浮點。然而在資源有限的前提下，INT8 卻不能滿足性能要求，INT4 優(yōu)化則是解決之道。通過 INT4 優(yōu)化，與現(xiàn)有的 INT8 解決方案相比，賽靈思在實際硬件上可實現(xiàn)高達 77% 的性能提升。概要賽靈思在其硬件平臺上提供 INT8 AI 推斷加速器 — 深度學習處理器單元 (XDPU)。然而，在某些資源受限，要求高性能、低時延的場景（例如對資源、功耗敏感的邊緣側場景和低時延 ADAS 場景）中，為了實現(xiàn)比 INT8 更低的
  • 關鍵字： 賽靈思  INT4  卷積神經(jīng)網(wǎng)絡  
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