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閥門簡易控制

256 級灰度顯示 - 基于FPGA的OLED真彩色顯示設(shè)計

  • 256 級灰度顯示 - 基于FPGA的OLED真彩色顯示設(shè)計,摘要利用FPGA 控制模塊，設(shè)計了OLED 真彩色動態(tài)圖像驅(qū)動控制電路。介紹采用FPGA 實現(xiàn)OLED 外圍控制電路和256 級灰度的方法，并分析電路中模塊的作用及整個電路的工作過程。電路系統(tǒng)采用基于Altera 公司的FPGA技術(shù)進行
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工程師分析實例，帶你走近Xilinx FPGA設(shè)計

  • 工程師分析實例，帶你走近Xilinx FPGA設(shè)計,一.概述　　本文主要幫助大家熟悉利用ISE進行Xilinx 公司FPGA 代碼開發(fā)的基本流程。主要是幫助初學者了解和初步掌握 ISE 的使用，不需要 FPGA 的開發(fā)基礎(chǔ)，所以對每個步驟并不進行深入的討論?！　”疚慕榻B的內(nèi)容從新
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采用FPGA與SRAM的大容量數(shù)據(jù)存儲的設(shè)計

  • 采用FPGA與SRAM的大容量數(shù)據(jù)存儲的設(shè)計,1 前言　針對FPGA中內(nèi)部BlockRAM有限的缺點，提出了將FPGA與外部SRAM相結(jié)合來改進設(shè)計的方法，并給出了部分VHDL程序?！　? 硬件設(shè)計　　這里將主要討論以Xilinx公司的FPGA(XC2S600E-6fg456)和ISSI公司的SRAM(IS61LV
  • 關(guān)鍵字： 存儲  設(shè)計  數(shù)據(jù)  大容量  FPGA  SRAM  采用  

采用上位機與FPGA開發(fā)板的光纖通道接口適配器設(shè)計

  • 采用上位機與FPGA開發(fā)板的光纖通道接口適配器設(shè)計,隨著存儲技術(shù)的迅速發(fā)展，存儲容量得到了迅速的增長，存儲系統(tǒng)的數(shù)據(jù)傳輸速度成為了主要的瓶頸。光纖的傳輸具有其速度上的優(yōu)勢，然而，在光纖傳輸要受到光纖通道接口的限制，因此光纖通道應(yīng)用于高速數(shù)據(jù)傳輸?shù)囊粋€關(guān)
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利用Java良好的移植特性的FPGA可編程嵌入式系統(tǒng)

  • 利用Java良好的移植特性的FPGA可編程嵌入式系統(tǒng),傳統(tǒng)的嵌入式產(chǎn)品只能實現(xiàn)某種特定的功能，不能滿足用戶可變的豐富多彩的應(yīng)用需求。為解決這個問題，本文設(shè)計并實現(xiàn)了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統(tǒng)，以實現(xiàn)系統(tǒng)對多種本地應(yīng)用和網(wǎng)絡(luò)的支持
  • 關(guān)鍵字： 可編程  嵌入式  系統(tǒng)  FPGA  特性  Java  良好  移植  利用  

FPGA全局時鐘資源相關(guān)Xilinx器件原語及使用

  • FPGA全局時鐘資源相關(guān)Xilinx器件原語及使用,FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達芯片內(nèi)部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)
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FPGA/EPLD的自上而下設(shè)計方法及其優(yōu)缺點介紹

  • FPGA/EPLD的自上而下設(shè)計方法及其優(yōu)缺點介紹,FPGA/EPLD的自上而下(Top-Down)設(shè)計方法：　　傳統(tǒng)的設(shè)計手段是采用原理圖輸入的方式進行的，如圖1所示。通過調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫，在電路原理圖中繪制所設(shè)計的系統(tǒng)，然后通過網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特
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Altera推出最新IP內(nèi)核產(chǎn)品

  • Altera公司(NASDAQ: ALTR)日前宣布，推出40-Gbps以太網(wǎng)(40GbE)和100-Gbps以太網(wǎng)(100GbE)知識產(chǎn)權(quán)(IP)內(nèi)核產(chǎn)品。這些內(nèi)核能夠高效的構(gòu)建需要大吞吐量標準以太網(wǎng)連接的系統(tǒng)，包括，芯片至光模塊、芯片至芯片以及背板應(yīng)用等。
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如何采用FPGA方案實現(xiàn)數(shù)字顯示系統(tǒng)設(shè)計

  • 系統(tǒng)級芯片(SoC)解決方案被譽為半導(dǎo)體業(yè)最重要的發(fā)展之一，目前，從數(shù)字手機和數(shù)字電視等消費類電子產(chǎn)品到高端通信LAN/WAN設(shè)備中，這一器件隨處可見。過去，為了創(chuàng)建此類嵌入式系統(tǒng)，設(shè)計工程師不得不在處理器、邏輯
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FPGA為車用微控制器提升設(shè)計靈活性

  • 在汽車電子中廣為采用的微控制器(MCU)正快速面臨時間和成本的壓力。使用MCU的主要優(yōu)勢一直以來都是lsquo;創(chuàng)造具有高性價比的高階系統(tǒng)整合rsquo;。然而，在此一優(yōu)勢之下，有一些與元件本身相關(guān)的潛在成本是超乎于其
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基于FPGA分布式算法的低通FIR濾波器的設(shè)計與實現(xiàn)

  • 0 引言

    傳統(tǒng)數(shù)字濾波器硬件的實現(xiàn)主要采用專用集成電路(ASIC)和數(shù)字信號處理器(DSP)來實現(xiàn)。FPGA內(nèi)部的功能塊中采用了SRAM的查找表(lo-ok up table，LUT)結(jié)構(gòu)，這種結(jié)構(gòu)特別適用于并行處理結(jié)構(gòu)，相對于傳統(tǒng)方法來
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基于FPGA的數(shù)字頻率合成器設(shè)計與實現(xiàn)

  • 摘要：為了產(chǎn)生穩(wěn)定激勵信號的目的，采用Verilog硬件語言在FPGA上實現(xiàn)了數(shù)字頻率合成器的設(shè)計，該設(shè)計包括累加器、波形存儲器、AD轉(zhuǎn)換、低通濾波器等；對累加器、波形存儲器都進行了仿真，并下載到FPGA中，經(jīng)A／D轉(zhuǎn)換
  • 關(guān)鍵字： FPGA  數(shù)字頻率合成器    

基于FPGA的自適應(yīng)數(shù)字傳感器設(shè)計

  • 摘要：高量程加速度傳感器在小信號的激勵下輸出在10 mV以內(nèi)，傳統(tǒng)測試系統(tǒng)的噪聲可能覆蓋如此小的電壓信號，使高量程的加速度傳感器無法測試小的加速度信號。針對這一問題提出了基于自動增益切換控制理論的自適應(yīng)數(shù)字
  • 關(guān)鍵字： FPGA  數(shù)字  傳感器設(shè)計    

基于LabVIEW的FPGA模塊FIFO深度設(shè)定實現(xiàn)

  • 為了解決基于LabVIEWFPGA模塊的DMAFIFO深度設(shè)定不當帶來的數(shù)據(jù)不連續(xù)問題，結(jié)合LabVIEWFPGA的編程特點和DMA FIFO的工作原理，提出了一種設(shè)定FIFO深度的方法。對FIFO不同深度的實驗表明，采用該方法設(shè)定的FIFO深度能夠
  • 關(guān)鍵字： LabVIEW  FPGA  FIFO  模塊    
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