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基于DSP和CPLD的低功耗多路數(shù)據(jù)處理系統(tǒng)設(shè)計方案

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： DSP  數(shù)據(jù)處理  CPLD  

基于C語言在FPGA上實(shí)現(xiàn)DSP的解決方案

  • 基于C語言在FPGA上實(shí)現(xiàn)DSP的解決方案,硬件設(shè)計者已經(jīng)開始在高性能DSP的設(shè)計中采用FPGA技術(shù)，因為它可以提供比基于PC或者單片機(jī)的解決方法快上10-100倍的運(yùn)算量。以前，對硬件設(shè)計不熟悉的軟件開發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢，而如今基于C語言的方法可以讓
  • 關(guān)鍵字： DSP  解決方案  實(shí)現(xiàn)  FPGA  語言  基于  

使用LabVIEW FPGA模塊設(shè)計IP核

  • 對于利用LabVIEW FPGA實(shí)現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊。基于已經(jīng)驗證的設(shè)計進(jìn)行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)
  • 關(guān)鍵字： LabVIEW  FPGA  IP核  模塊設(shè)計    

解析基于FPGA的智能控制器設(shè)計及測試方法

  • 1引言隨著市場需求的增長，超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個芯片上完成系統(tǒng)級的...
  • 關(guān)鍵字： FPGA  VHDL  仿真測試  智能控制器  

基于FPGA實(shí)現(xiàn)DSP與Rapid IO網(wǎng)絡(luò)互聯(lián)系統(tǒng)

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： DSP  FPGA  Rapid網(wǎng)絡(luò)  

基于FPGA設(shè)計DSP的實(shí)踐與改進(jìn)設(shè)計

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： DSP  FPGA  matlab  Simulink環(huán)境  

采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真

  • 采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真,針對目前國內(nèi)SDH系統(tǒng)中還沒有一個專門的E1分接復(fù)用芯征，本文介紹一種用高級硬件描述語言VHDL及狀態(tài)轉(zhuǎn)移圖完成該發(fā)接復(fù)用器的設(shè)計的新型設(shè)計方法及其FPGA實(shí)現(xiàn)。并給出了用Xilinx FoundaTIon tools EDA軟件設(shè)計的電路
  • 關(guān)鍵字： 設(shè)計  FPGA  仿真  系統(tǒng)  SDH  VHDL  復(fù)用器  采用  

基于FPGA+DSP的HDLC(高級數(shù)據(jù)鏈路控制)功能實(shí)現(xiàn)

  • 基于FPGA+DSP的HDLC(高級數(shù)據(jù)鏈路控制)功能實(shí)現(xiàn),引言　　HDLC的ASIC芯片使用簡易，功能針對性強(qiáng)，性能可靠，適合應(yīng)用于特定用途的大批量產(chǎn)品中。但由于HDLC標(biāo)準(zhǔn)的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應(yīng)用靈活性。有的芯片公司還有自己的標(biāo)
  • 關(guān)鍵字： 鏈路  控制  功能  實(shí)現(xiàn)  數(shù)據(jù)  高級  FPGA  DSP  HDLC  基于  

采用混合信號FPGA的功率管理解決方案

  • 采用混合信號FPGA的功率管理解決方案,　概述 　　Actel Fusionreg; 混合信號FPGA能夠?qū)崿F(xiàn)功率管理，包括上電順序、運(yùn)行時間功率監(jiān)控，以及關(guān)機(jī)控制。此外，愛特公司提供的混合信號功率管理工具(Mixed-Signal Power Manager, MPM)參考設(shè)計，更可在如AFS0
  • 關(guān)鍵字： 管理  解決方案  功率  FPGA  混合  信號  采用  

采用FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng)

  • 采用FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng),這里提出一種利用FPGA的I/0端口數(shù)多和可編程的特點(diǎn)，采用VHDL語言的多按鍵狀態(tài)識別系統(tǒng)，實(shí)現(xiàn)識別60個按鍵自由操作，并簡化MCU的控制信號?！　? 系統(tǒng)設(shè)計方案　　FPGA是一種可編程邏輯器件，它具有良好性能、極高的
  • 關(guān)鍵字： 狀態(tài)  識別  系統(tǒng)  按鍵  語言  FPGA  VHDL  采用  

基于FPGA的ISA總線／MMи總線數(shù)據(jù)轉(zhuǎn)換電路設(shè)計

  • 摘要：某型導(dǎo)彈測試設(shè)備控制總線為通用的ISA總線，而通信接口總線為非標(biāo)準(zhǔn)的MMи總線。在此以FPGA為核心設(shè)計了一種ISA總線／MMи總線轉(zhuǎn)換電路，該電路可以完成2種制式的數(shù)據(jù)和控制指令轉(zhuǎn)換。給出了轉(zhuǎn)換電路原理框圖、
  • 關(guān)鍵字： FPGA  ISA  總線  數(shù)據(jù)轉(zhuǎn)換    

FPGA教學(xué):應(yīng)用與研究并重

  • 問：您對“第三屆開源硬件及嵌入式大賽”的哪些作品印象較深？ 答：一個就是浙大的“基于FPGA的M2M異構(gòu)虛擬化系統(tǒng)”設(shè)計，一個，還有太原理工大學(xué)?的AVS編碼FPGA實(shí)現(xiàn)。 問：這次比賽是否公平公正？ 答：這個評選方式不是特別學(xué)術(shù)性的，有點(diǎn)是大家喜好的程度的海選。 問：就是理論性的東西評選的分值相對占的低了一些？ 答：從最后的結(jié)果來看是這樣的。 問：是否應(yīng)該專家的分?jǐn)?shù)權(quán)重還要更高一點(diǎn)？ 答：總的來說我覺得名次不是最重要的，
  • 關(guān)鍵字： FPGA  Xilinx  教育  

集成UART核心的FPGA異步串行實(shí)現(xiàn)

  • 串行外設(shè)都會用到RS232-C異步串行接口，傳統(tǒng)上采用專用的集成電路即UART實(shí)現(xiàn)，如TI、EXAR、EPIC的550、452等系列，但是我們一般不需要使用完整的UART的功能，而且對于多串口的設(shè)備或需要加密通訊的場合使用UART也不是
  • 關(guān)鍵字： UART  FPGA  集成  核心    

基于FPGA和DSP的高速圖像處理系統(tǒng)

  • 摘要：為了提高圖像處理系統(tǒng)的高性能和低功耗，提出了一種基于FPGA和DSP協(xié)同作業(yè)的高速圖像處理嵌入式系統(tǒng)，其中DSP為主處理器，負(fù)責(zé)圖像處理，而FPGA為協(xié)處理器，負(fù)責(zé)系統(tǒng)的所有數(shù)字邏輯。整個系統(tǒng)中FPGA和DSP的工作
  • 關(guān)鍵字： FPGA  DSP  高速圖像處理  系統(tǒng)    

基于FPGA和51單片機(jī)信號發(fā)生器設(shè)計與實(shí)現(xiàn)

  • 摘要：為了降低傳統(tǒng)函數(shù)信號發(fā)生器成本，改善函數(shù)信號發(fā)生器低頻穩(wěn)定性，本文結(jié)合FPGA和51單片機(jī)設(shè)計并實(shí)現(xiàn)了產(chǎn)生以0．596Hz頻率精度各種函數(shù)信號。函數(shù)信號頻率、波形、幅度由51單片機(jī)控制，并用LCD顯示函數(shù)信號相關(guān)
  • 關(guān)鍵字： 設(shè)計  實(shí)現(xiàn)  信號發(fā)生器  單片機(jī)  FPGA  基于  
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