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基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例

  • 1引言CPLD（ComplexprogrammableLogicDevice，復(fù)雜可編程邏輯器件）和FPGA（FieldprogrammableGatesArray...
  • 關(guān)鍵字： CPLD  FPGA  半整數(shù)分頻器  

基于CPLD和VS1011E解碼器的電梯語(yǔ)音系統(tǒng)

  • 1引言語(yǔ)音系統(tǒng)是電梯不可缺少的部分，用于樓層報(bào)數(shù)、方向提示、報(bào)警告示、消防對(duì)講以及廣告宣傳等。傳...
  • 關(guān)鍵字： CPLD  VS1011E  寄存器  

基于CPLD的DSP與聲卡接口技術(shù)

  • 1引言使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它...
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單片機(jī)脈沖信號(hào)源的CPLD實(shí)現(xiàn)方案

  • 單片機(jī)產(chǎn)生的脈沖信號(hào)源由于是靠軟件實(shí)現(xiàn)的，所以輸出頻率及步進(jìn)受單片機(jī)時(shí)鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號(hào)源，脈沖信號(hào)源的參數(shù)(頻率、占空比)由工控機(jī)通過(guò)I／O板卡設(shè)置
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基于CPLD的DSP與聲卡的接口技術(shù)

  • 基于CPLD的DSP與聲卡的接口技術(shù),1引言使用復(fù)雜可編程邏輯器件(CPLD)可提高系統(tǒng)集成度、降低噪聲、增強(qiáng)系統(tǒng)可靠性并降低成本，同時(shí)它不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線(xiàn)編程等高級(jí)特性，因而可用于狀態(tài)機(jī)、同步、譯碼、解碼、計(jì)數(shù)、總線(xiàn)接
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CPLD在DSP系統(tǒng)中的應(yīng)用設(shè)計(jì)

  • 摘 要： 以Altera公司MAX7000系列為代表，介紹了CPLD在DSP系統(tǒng)中的應(yīng)用實(shí)例。該方案具有一定的普遍適用性。
    關(guān)鍵詞： RESET BOOT HPI CPLD的延時(shí) 時(shí)序 DSP的速度較快，要求譯碼的速度也必須較快。利用
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單片機(jī)+CPLD的多路精確延時(shí)控制系統(tǒng)

  • 1 引言
    現(xiàn)代控制系統(tǒng)中控制對(duì)象可能是復(fù)雜、分散的，而且往往是并行、獨(dú)立工作的，但整體上它們是相互關(guān)聯(lián)的有機(jī)組合。因此，控制信號(hào)的時(shí)序邏輯則要求更加精確。CPLD單片機(jī)為控制系統(tǒng)提供了技術(shù)支持，由CPLD和
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利用P89C669的23 b的線(xiàn)性地址并采用CPLD外部擴(kuò)展

  • 利用P89C669的23 b的線(xiàn)性地址并采用CPLD外部擴(kuò)展,采用CPLD增強(qiáng)單片機(jī)P89C669外部設(shè)備擴(kuò)展能力 2007.08.15 來(lái)自：現(xiàn)代電子技術(shù) P89C669是PHILIPS半導(dǎo)體一款51MX(存儲(chǔ)器擴(kuò)展)內(nèi)核的微處理器，其指令執(zhí)行速度2倍于標(biāo)準(zhǔn)的80C51器件，線(xiàn)性地址經(jīng)擴(kuò)展后可支持高達(dá)8 MB的
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CPLD的串口通信設(shè)計(jì)

  • 一、硬件電路設(shè)計(jì)　　本文選用CPLD 是ALTERA 公司的EPM240T100，結(jié)合MAX232 接口芯片進(jìn)行串口通信設(shè)計(jì)，框圖如下圖1 所示。　　 　　圖1 CPLD串口通信模塊硬件設(shè)計(jì)　　二、VHDL程序模塊設(shè)計(jì)及描述　　使用VHDL 對(duì)CPL
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CPLD為控制核心16位高精度數(shù)字電壓表設(shè)計(jì)

  • 　　本系統(tǒng)是用CPLD實(shí)現(xiàn)的智能數(shù)字電壓表。隨著EDA技術(shù)的廣泛應(yīng)用，CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段，CPLD目前正朝著更高速、更高集成度、更強(qiáng)功能和更靈活的方向發(fā)展。

  • 關(guān)鍵字： 電壓表  設(shè)計(jì)  數(shù)字  高精度  控制  核心  CPLD  

基于CPLD和VS1011E解碼器的電梯語(yǔ)音系統(tǒng)設(shè)計(jì)

  • 　　語(yǔ)音系統(tǒng)是電梯不可缺少的部分，用于樓層報(bào)數(shù)、方向提示、報(bào)警告示、消防對(duì)講以及廣告宣傳等。傳統(tǒng)語(yǔ)音系統(tǒng)絕大多數(shù)采用語(yǔ)音器存儲(chǔ)和播放語(yǔ)音，但存在比如外電路復(fù)雜、音質(zhì)差、成本高、容量小以及語(yǔ)音不易更改等缺陷。鑒于此，設(shè)計(jì)了一款基于CPLD和VS1011E解碼器的電梯語(yǔ)音系統(tǒng)。
  • 關(guān)鍵字： 語(yǔ)音系統(tǒng)  設(shè)計(jì)  電梯  解碼器  CPLD  VS1011E  基于  

基于CPLD的單片機(jī)與PCI接口設(shè)計(jì)解決方案

  • 8位單片機(jī)在嵌入式系統(tǒng)中應(yīng)用廣泛，然而讓它直接與PCI總線(xiàn)設(shè)備打交道卻有其固有缺陷。8位單片機(jī)只有16位地址線(xiàn)，8位數(shù)據(jù)端口，而PCI總線(xiàn)2.0規(guī)范中，除了有32位地址數(shù)據(jù)復(fù)用AD[3～0]外，還有FRAME、IRDY、TRDY等重要的
  • 關(guān)鍵字： 設(shè)計(jì)  解決方案  接口  PCI  CPLD  單片機(jī)  基于  

高速數(shù)據(jù)采集系統(tǒng)中精確時(shí)標(biāo)的CPLD實(shí)現(xiàn)方法

  • 高速數(shù)據(jù)采集系統(tǒng)中精確時(shí)標(biāo)的CPLD實(shí)現(xiàn)方法,本文介紹一種利用復(fù)雜可編程邏輯器件給高速數(shù)據(jù)采集系統(tǒng)中的采集數(shù)據(jù)貼上精確時(shí)間標(biāo)簽的方法，并利用MAX PLUSⅡ開(kāi)發(fā)環(huán)境驗(yàn)證設(shè)計(jì)方案的正確性。此設(shè)計(jì)方案已經(jīng)成功地應(yīng)用到自行設(shè)計(jì)的高速數(shù)據(jù)采集卡中。
    關(guān)鍵詞
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基于CPLD與μC/OS -Ⅱ的斷路器智能控制單元設(shè)計(jì)

  • 本文介紹的智能控制單元采用數(shù)字信號(hào)處理器(DSP)及嵌入式實(shí)時(shí)操作系統(tǒng)完成各種數(shù)據(jù)的處理、通信和算法的設(shè)...
  • 關(guān)鍵字： CPLD  μCOS-Ⅱ  斷路器智能控制  

賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

  • 以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度...
  • 關(guān)鍵字： FPGA  賽靈思  Verilog  CPLD  
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