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一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現(xiàn)

現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（FPGA）在通信系統(tǒng)中的應(yīng)用越來(lái)越廣泛。隨著通信系統(tǒng)的復(fù)雜化和功能多樣化,很多系統(tǒng)需要在不同時(shí)刻實(shí)現(xiàn)不同的功能,多數(shù)場(chǎng)合需要FPGA能夠支持在線(xiàn)動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對(duì)FPGA程序進(jìn)行加密存儲(chǔ)、動(dòng)態(tài)升級(jí)。這里根據(jù)應(yīng)用趨勢(shì)提出了一種基于CPU＋CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
關(guān)鍵字：動(dòng)態(tài)配置 FPGA CPLD

基于CPLD的QWERTY鍵盤(pán)設(shè)計(jì)

文本信息用戶(hù)可能樂(lè)意以體積換取 QWERTY 鍵盤(pán)，因?yàn)槲谋据斎氪鬄楹?jiǎn)便了，而且兩個(gè)大拇指都可以用來(lái)輸入文本信息或數(shù)據(jù)。最近，有些手機(jī)生產(chǎn)商已經(jīng)推出了面向文本用戶(hù)的帶 QWERTY 鍵盤(pán)的手機(jī)。
關(guān)鍵字： QWERTY鍵盤(pán) GPIO CPLD

基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)

提出了一種基于CPLD的頻率響應(yīng)特性測(cè)試卡設(shè)計(jì)方案,分析了DDS原理的CPLD實(shí)現(xiàn)方法,給出了數(shù)據(jù)處理算法流程,并進(jìn)行了設(shè)計(jì)驗(yàn)證實(shí)驗(yàn),結(jié)果表明在逐點(diǎn)單頻測(cè)試狀態(tài)下,相位和幅值測(cè)量與標(biāo)準(zhǔn)儀器相比相位差小于0.5°,幅值差小于0.1dB。
關(guān)鍵字：頻率響應(yīng) DDS原理 CPLD

基于CPLD的線(xiàn)陣CCD數(shù)據(jù)采集系統(tǒng)

本文結(jié)合實(shí)際應(yīng)用需要，設(shè)計(jì)了基于復(fù)雜可編程邏輯器件(CPLD)的線(xiàn)陣CCD數(shù)據(jù)采集系統(tǒng)。著重介紹了數(shù)據(jù)采集的特點(diǎn)及該系統(tǒng)軟、硬件設(shè)計(jì)和最后的性能評(píng)價(jià)。
關(guān)鍵字：數(shù)據(jù)采集系統(tǒng) CCD CPLD

基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)

提出了一種基于DSP及CPLD的掘進(jìn)機(jī)控制系統(tǒng)設(shè)計(jì)方案,介紹了系統(tǒng)總體設(shè)計(jì)、CPLD數(shù)據(jù)采集模塊及CPLD邏輯控制模塊的設(shè)計(jì)。該系統(tǒng)采用CPLD實(shí)現(xiàn)數(shù)據(jù)采集,在A(yíng)D采樣環(huán)節(jié)節(jié)省DSP等待時(shí)間12μs,25路模擬信號(hào)每個(gè)采樣周期節(jié)省300μs;采用CPLD代替標(biāo)準(zhǔn)邏輯器件實(shí)現(xiàn)各種邏輯功能,簡(jiǎn)化了硬件電路的設(shè)計(jì),提高了控制系統(tǒng)集成度。實(shí)際應(yīng)用表明,該系統(tǒng)能夠滿(mǎn)足掘進(jìn)機(jī)正常生產(chǎn)的要求,具有較強(qiáng)的實(shí)時(shí)性和較高的可靠性。
關(guān)鍵字：掘進(jìn)機(jī)控制系統(tǒng) AD采樣 CPLD

CPLD在爆速儀技術(shù)中的應(yīng)用

爆速儀是一種用來(lái)測(cè)量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩(wěn)定性對(duì)測(cè)速的結(jié)果將有直接影響。傳統(tǒng)爆速儀的前端計(jì)數(shù)電路一般都是采用分立元器件實(shí)現(xiàn),結(jié)構(gòu)擁擠,且保密性不高。為了在滿(mǎn)足爆速儀設(shè)計(jì)的微型化的同時(shí)滿(mǎn)足較高時(shí)鐘要求,在爆速儀的前端計(jì)數(shù)模塊和自檢電路部分的設(shè)計(jì)中利用CPLD器件代替?zhèn)鹘y(tǒng)的分立元器件電路,并利用Qu-artusⅡ軟件對(duì)設(shè)計(jì)進(jìn)行仿真。
關(guān)鍵字：爆速儀計(jì)數(shù)器 CPLD

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
關(guān)鍵字：按鍵開(kāi)關(guān)矩陣系統(tǒng)斷電電路 CPLD

基于CPLD的高效多串口中斷方案

在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來(lái)擴(kuò)展串口無(wú)疑是大量的資源浪費(fèi)。針對(duì)這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來(lái)管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無(wú)漏檢測(cè)與服務(wù)。
關(guān)鍵字：多串口中斷源電平轉(zhuǎn)換 CPLD

基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)

時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過(guò)3 線(xiàn)—8 線(xiàn)譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過(guò)八選一數(shù)據(jù)選擇器的地址碼來(lái)選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺(jué)效果。
關(guān)鍵字：八位數(shù)碼管共陰極 CPLD

基于DSP/CPLD的嵌入式儀表硬件平臺(tái)

文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿(mǎn)足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場(chǎng)合，可實(shí)現(xiàn)多種類(lèi)型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場(chǎng)處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對(duì)此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
關(guān)鍵字：圖像采集儀表硬件平臺(tái) CPLD

基于CPLD的SDRAM控制器的設(shè)計(jì)

SDRAM的讀寫(xiě)邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無(wú)法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡(jiǎn)化主機(jī)對(duì)SDRAM的讀寫(xiě)控制。通過(guò)設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
關(guān)鍵字：刷新時(shí)序 CPLD SDRAM

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)

為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過(guò)了VC編寫(xiě)程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯?wèn)題提供了一種解決方法。
關(guān)鍵字：有限狀態(tài)機(jī) 數(shù)據(jù)包 CPLD

基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
關(guān)鍵字：片內(nèi)振蕩器 SoC CPLD

基于CPLD的數(shù)字延遲線(xiàn)設(shè)計(jì)

如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線(xiàn)的延遲精度。本文正是基于這一思想并使用CPLD芯片來(lái)實(shí)現(xiàn)數(shù)字延遲線(xiàn)的設(shè)計(jì)的。
關(guān)鍵字：數(shù)字延遲線(xiàn) 延遲誤差 CPLD

基于CPLD的CMI編碼的實(shí)現(xiàn)

本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開(kāi)發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
關(guān)鍵字： CMI編碼光纖通信 CPLD