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基于CPLD的片內(nèi)振蕩器設(shè)計(jì)及其優(yōu)化

本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計(jì)方法，它基于環(huán)形振蕩器原理，只占用片上普通邏輯資源(LE)，無需使用專用邏輯資源(如MaxII中的UFM)，從而提高了芯片的資源利用率。
關(guān)鍵字：片內(nèi)振蕩器 SoC CPLD

基于CPLD的數(shù)字延遲線設(shè)計(jì)

如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲，這樣就即節(jié)省了電路制作成本又提高了延遲線的延遲精度。本文正是基于這一思想并使用CPLD芯片來實(shí)現(xiàn)數(shù)字延遲線的設(shè)計(jì)的。
關(guān)鍵字：數(shù)字延遲線延遲誤差 CPLD

基于CPLD的CMI編碼的實(shí)現(xiàn)

本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
關(guān)鍵字： CMI編碼光纖通信 CPLD

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時(shí)鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計(jì)FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊(cè)。
關(guān)鍵字： Cyclone Altera Flash FPGA CPLD SDRAM FPGA最小系統(tǒng)

基于SCF及CPLD的程控濾波電路設(shè)計(jì)

以MOS開關(guān)、電容器和運(yùn)算放大器為核心的單片集成器件SCF，以其對(duì)截止頻率的精確控制，頻率響應(yīng)特性可大范圍調(diào)節(jié)，編程控制簡單，有效解決了模擬濾波器的通帶調(diào)節(jié)問題，在濾波電路設(shè)計(jì)中得到廣泛應(yīng)用。
關(guān)鍵字： SCF 程控濾波電路 CPLD

CPLD在無功補(bǔ)償控制儀鍵盤中的設(shè)計(jì)應(yīng)用

本控制儀以單片機(jī)80c196kc為核心，集無功補(bǔ)償、電度量計(jì)量、電能質(zhì)量監(jiān)測及通信于一體，能實(shí)時(shí)顯示電網(wǎng)的各項(xiàng)參數(shù)，通過鍵盤可人工設(shè)定系統(tǒng)運(yùn)行的參數(shù)。單片機(jī)外圍芯片PSD8XX及復(fù)雜可編程邏輯器件（CPLD）的使用不僅使系統(tǒng)的硬件電路簡化，而且使系統(tǒng)的性能提高。本文將討論用CPLD來實(shí)現(xiàn)控制儀的鍵盤系統(tǒng)，給出了硬件電路和軟件設(shè)計(jì)方法。
關(guān)鍵字：鍵盤擴(kuò)展無功補(bǔ)償裝置 CPLD

基于CPLD及鎢錸熱電偶溫度傳感器的爆炸場溫度動(dòng)態(tài)測試

為了測量爆炸場等惡劣環(huán)境下溫度的動(dòng)態(tài)變化,分析炸藥或相關(guān)彈藥的爆炸參數(shù),設(shè)計(jì)了基于CPLD的低功耗溫度存儲(chǔ)式測試系統(tǒng);運(yùn)用鎢錸熱電偶溫度傳感器匹配先進(jìn)的電源管理模塊,并結(jié)合動(dòng)態(tài)存儲(chǔ)測試技術(shù),能夠應(yīng)用于環(huán)境條件比較差的惡劣環(huán)境中,在可靠可信、微功耗的基礎(chǔ)上能得到較好的實(shí)驗(yàn)數(shù)據(jù)。
關(guān)鍵字：時(shí)序仿真溫度測試 CPLD

基于ARM和CPLD的橫機(jī)機(jī)頭電路測試系統(tǒng)

為解決電腦橫機(jī)機(jī)頭控制系統(tǒng)信號(hào)的測試可靠性問題,基于低成本、高效率的考慮,研究設(shè)計(jì)了機(jī)頭控制系統(tǒng)電路板的批量測試系統(tǒng)。該系統(tǒng)采用TI公司的LM 3S5R31芯片作為系統(tǒng)的核心部分,通過CPLD進(jìn)行I/O擴(kuò)展及輔助控制,使得系統(tǒng)功能靈活強(qiáng)大。將同一信號(hào)通路中的前后級(jí)元件信號(hào)進(jìn)行編碼,向待測板發(fā)送握手信號(hào)并使之發(fā)送反饋信號(hào),該系統(tǒng)將反饋信號(hào)進(jìn)行采樣并在程序中比較計(jì)算,制作了實(shí)物并進(jìn)行了大量實(shí)驗(yàn)。
關(guān)鍵字：故障測試 I/O擴(kuò)展 CPLD

基于Verilog狀態(tài)機(jī)的PLC背板總線協(xié)議接口芯片設(shè)計(jì)

設(shè)計(jì)了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過Verilog HDL語言設(shè)計(jì)狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗(yàn)結(jié)果驗(yàn)證了協(xié)議芯片設(shè)計(jì)的可行性。
關(guān)鍵字： VerilogHDL PLC背板 CPLD

基于DSP+CPLD的嵌入式車牌識(shí)別系統(tǒng)硬件電路設(shè)計(jì)

基于數(shù)字信號(hào)處理器(DSP)TMS320VC5416和復(fù)雜可編程邏輯器件(CPLD)的嵌入式車牌識(shí)別系統(tǒng)的硬件設(shè)計(jì)，利用視頻處理芯片SAA7111作為視頻A／D，在CPLD的控制下將采集到的圖像數(shù)據(jù)寫入幀存儲(chǔ)器中，DSP對(duì)圖像數(shù)據(jù)進(jìn)行實(shí)時(shí)分析處理。采用“乒乓”存儲(chǔ)結(jié)構(gòu)，實(shí)現(xiàn)了圖像數(shù)據(jù)的采集和處理的并行運(yùn)行。識(shí)別結(jié)果通過串口傳到上位機(jī)或者保存在E2PROM中，實(shí)現(xiàn)了車牌識(shí)別系統(tǒng)脫機(jī)、聯(lián)機(jī)工作，在實(shí)時(shí)高速圖像處理系統(tǒng)中有廣泛的工程技術(shù)應(yīng)用前景。
關(guān)鍵字：車牌識(shí)別系統(tǒng) 嵌入式 CPLD

基于CPLD的USB總線讀寫控制功能的實(shí)現(xiàn)

以CPLD作為主控芯片，設(shè)計(jì)了一種針對(duì)USB總線的數(shù)據(jù)讀寫控制器。u盤通過該控制器轉(zhuǎn)接到Pc機(jī)的USB接口，利用控制器對(duì)usB總線上的數(shù)據(jù)進(jìn)行實(shí)時(shí)監(jiān)測分析，自動(dòng)禁止Pc機(jī)上的文件數(shù)據(jù)輸出到U盤，同時(shí)不影響Pc機(jī)對(duì)u盤中文件的正常讀取。
關(guān)鍵字： USB接口讀寫控制器 CPLD

可編程邏輯器件與單片機(jī)在雙控制器中的設(shè)計(jì)

可編程邏輯器件的D觸發(fā)器資源非常有限，而且可編程邏輯器件在控制時(shí)序方面不如單片機(jī)那樣方便，很多不熟悉的應(yīng)用者往往感到應(yīng)用起來非常的困難。利用可編程邏輯器件和單片機(jī)構(gòu)成的雙向通信控制器克服了兩者的缺點(diǎn)，且把二者的長處最大限度地發(fā)揮出來。
關(guān)鍵字：可編程邏輯器件雙控制器 AT89C51 CPLD 單片機(jī)

基于ARM和CPLD的高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)(圖)

數(shù)據(jù)采集系統(tǒng)是通過采樣電路將輸入的模擬信號(hào)轉(zhuǎn)換成離散信號(hào)，并送入CPU、MCU或DSP進(jìn)行處理?，F(xiàn)在流行的基于PCI總線設(shè)計(jì)的采集卡是數(shù)據(jù)采集系統(tǒng)的主流，其優(yōu)點(diǎn)是可以利用PCI總線的研究成果快速的開發(fā)系統(tǒng)軟件，整體運(yùn)行速度快，能夠?qū)崿F(xiàn)實(shí)時(shí)采集實(shí)時(shí)處理。但在一些工業(yè)測控現(xiàn)場檢測大型設(shè)備時(shí)，從現(xiàn)場到機(jī)房有一定的距離，模擬信號(hào)傳到安裝在PC內(nèi)的PCI數(shù)據(jù)采集卡會(huì)有不同程度的衰減，且易受工業(yè)環(huán)境的干擾。而單純用由微控制器（MCU）為核心的數(shù)據(jù)采集系統(tǒng)時(shí)，把數(shù)據(jù)采集器置于被監(jiān)測的設(shè)備處，雖然可以避免模擬信號(hào)的衰減和
關(guān)鍵字：數(shù)據(jù)采集 ARM μC/OS-II CPLD

在選用FPGA進(jìn)行設(shè)計(jì)時(shí)如何降低功耗

傳統(tǒng)意義上，ASIC和CPLD是低功耗競爭中當(dāng)仁不讓的贏家。但是由于相對(duì)成本較高，且用戶對(duì)高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風(fēng)險(xiǎn)。而例如FPGA這樣日益增長的可編程半導(dǎo)體器件正逐步成為備受青睞的解決方案。
關(guān)鍵字：低功耗 ASIC CPLD 可編程半導(dǎo)體器件

基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)

0 引言　　本系統(tǒng)以AD7892SQ和CPLD(復(fù)雜可編程邏輯器件)為核心設(shè)計(jì)了一個(gè)多路信號(hào)采集電路，包括模擬多路復(fù)用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語言V
關(guān)鍵字： EDA CPLD FPGA