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保證嵌入式系統(tǒng)程序完整性的技術(shù)設(shè)計(jì)方案
- 保證嵌入式系統(tǒng)程序完整性的技術(shù)設(shè)計(jì)方案, 1 項(xiàng)目背景信息產(chǎn)業(yè)的高速發(fā)展,帶來了信息技術(shù)的空前繁榮;但危害信息安全的事件也不斷發(fā)生,信息安全的形勢是嚴(yán)峻的. 信息安全事關(guān)國家安全,事關(guān)社會穩(wěn)定,必須采取措施確保信息安全. 硬件結(jié)構(gòu)的安全和操作系統(tǒng)的安全
- 關(guān)鍵字: FPGA TCM 嵌入式系統(tǒng) 完整保證技術(shù)
基于DSP的電子負(fù)載技術(shù)文獻(xiàn)匯總
- 基于DSP的電子負(fù)載技術(shù)文獻(xiàn)匯總, 電子負(fù)載的原理是控制內(nèi)部功率MOSFET或晶體管的導(dǎo)通量(量占空比大小),靠功率管的耗散功率消耗電能的設(shè)備,它能夠準(zhǔn)確檢測出負(fù)載電壓,精確調(diào)整負(fù)載電流,同時(shí)可以實(shí)現(xiàn)模擬負(fù)載短路,模擬負(fù)載是感性阻性和容性,容性
- 關(guān)鍵字: 電子負(fù)載 DSP 功率電路設(shè)計(jì) 采樣點(diǎn)路 控制器
FPGA實(shí)戰(zhàn)演練邏輯篇3:FPGA與CPLD
- 盡管很多人聽說過FPGA和CPLD,但是關(guān)于FPGA與CPLD之間的區(qū)別,了解的人可能不是很多。雖然FPGA與CPLD都是“可反復(fù)編程的邏輯器件”,但是在技術(shù)上
- 關(guān)鍵字: FPGA 實(shí)戰(zhàn)演練 CPLD
嵌入式高速固態(tài)存儲器的組成原理與設(shè)計(jì)實(shí)現(xiàn)
- 信息化時(shí)代的到來,使得信息和數(shù)據(jù)成為推動社會發(fā)展的主要因素,對于數(shù)據(jù)的處理提出了更高的要求。為了適應(yīng)時(shí)代發(fā)展的需求,現(xiàn)代數(shù)據(jù)信息處理
- 關(guān)鍵字: 固態(tài)存儲器 嵌入式 FPGA
DSP硬件設(shè)計(jì)需要知道的注意事項(xiàng)
- 數(shù)字信號處理芯片(DSP) 具有高性能的CPU(時(shí)鐘性能超過100MHZ)和高速先進(jìn)外圍設(shè)備,通過CMOS處理技術(shù),DSP芯片的功耗越來越低。這些巨大的進(jìn)步增加了DSP
- 關(guān)鍵字: 硬件設(shè)計(jì) FlaSh DSP
高性能實(shí)時(shí)應(yīng)用:DSP內(nèi)核+ARM核成首選
- 高速、高密集的數(shù)據(jù)處理需求不斷挑戰(zhàn)著DSP的性能極限,順應(yīng)這些需求,DSP未來將如何發(fā)展?日前,在與ADI工業(yè)部門市場經(jīng)理陸磊的交流中,筆者找到了
- 關(guān)鍵字: 單片處理器 浮點(diǎn)算法 DSP
基于DSP的忙音檢測設(shè)計(jì)
- 忙音是某一頻率單音和靜音交互出現(xiàn)的一種提示音,通常用于表示電話占線。在某些實(shí)際應(yīng)用過程中,需要對這種忙音進(jìn)行檢測。現(xiàn)階段這類的信號音
- 關(guān)鍵字: DSP 忙音檢測 設(shè)計(jì)
基于觸摸屏和DSP的串行通信系統(tǒng)設(shè)計(jì)
- 基于觸摸屏和DSP的串行通信系統(tǒng)設(shè)計(jì), 在現(xiàn)代工業(yè)控制中,最常用的人機(jī)接口界面依然采用的是鍵盤和液晶相結(jié)合的方式,要讓觸摸屏取代以前的人機(jī)接口界面,還存在一定的問題。在實(shí)際應(yīng)用中,觸摸屏一般是針對可編程控制器PLC 設(shè)計(jì)的,所以DSP 與觸摸屏不
- 關(guān)鍵字: 通信系統(tǒng) 觸摸屏 DSP
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