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基于DSP的高速數(shù)據(jù)采集系統(tǒng)的研制
- 摘 要:本文介紹了基于數(shù)據(jù)采集系統(tǒng)的虛擬儀器設計。通過軟、硬件技術結(jié)合,實現(xiàn)了對多路模擬信號的采集處理,輸出多種波形,充分發(fā)揮了虛擬儀器的優(yōu)勢。關鍵詞:虛擬儀器;DSP; USB 引言隨著計算機技術的普及,運用高速數(shù)據(jù)處理的場合越來越多。例如,高速數(shù)字信號處理系統(tǒng)、高速圖象信息轉(zhuǎn)換、語音實時處理系統(tǒng)等。本文設計并實現(xiàn)了基于TMS320C32和USB芯片的一套高速、高精度數(shù)據(jù)采集分析系統(tǒng)。該系統(tǒng)的DSP負責數(shù)據(jù)的采集,數(shù)據(jù)通過USB口送到計算機顯示、計算。計算機應用程序
- 關鍵字: DSP USB 虛擬儀器
基于AD9430的數(shù)據(jù)采集系統(tǒng)設計
- 摘 要:本文介紹了高速ADC AD9430的功能,詳細說明了使用高速FPGA來控制AD9430構(gòu)成高速(140MSPS)、高精度(12位)數(shù)據(jù)采集系統(tǒng)的設計方法,并給出了具體實現(xiàn)的系統(tǒng)框圖和測試結(jié)果。關鍵詞:數(shù)據(jù)采集;FPGA;AD9430引言結(jié)合實際任務的要求,本文提出了一種基于AD9430的高速數(shù)據(jù)采集系統(tǒng),主要用于采集雷達回波。在這個系統(tǒng)中,選用高速邏輯器件控制A/D轉(zhuǎn)換和FIFO存儲,同時通過FPDP(Front Panel Data Port)總線將采集的數(shù)據(jù)發(fā)送出去。由
- 關鍵字: AD9430 FPGA 數(shù)據(jù)采集
基于雙DSP的磁軸承數(shù)字控制器容錯設計
- 摘 要:本文介紹了應用于磁軸承的雙DSP熱備容錯控制方案,該方案采用時鐘同步技術,由總線表決模塊實現(xiàn)系統(tǒng)的容錯處理,硬件判決模塊實現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進行復雜的仲裁,并完成切換和完善的報警邏輯,從而提高了磁軸承控制系統(tǒng)的可靠性。關鍵詞:容錯;磁軸承; 控制器; CPLD; DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承,具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點,在交通、超高速超精密加工
- 關鍵字: CPLD DSP 磁軸承 控制器 容錯
基于FPGA的非對稱同步FIFO設計
- 摘 要:本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點及其設計難點的基礎上,采用VHDL描述語言,并結(jié)合FPGA,實現(xiàn)了一種非對稱同步FIFO的設計。關鍵詞:非對稱同步FIFO;VHDL;FPGA;DLL;BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件,可應用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領域。然而在某些應用,例如在某數(shù)據(jù)采集和處理系統(tǒng)中,需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU,但是由于目前同步FIFO器件的輸入與輸
- 關鍵字: BlockRAM DLL FPGA VHDL 非對稱同步FIFO 存儲器
基于DSP的列車應變力測試系統(tǒng)設計
- 摘 要:本文介紹了基于TMS320VC33 DSP芯片的應變力測試系統(tǒng)的設計,給出了結(jié)構(gòu)原理框圖,并圍繞DSP設計了測試系統(tǒng)的中斷、復位子系統(tǒng)、存儲子系統(tǒng)和通信子系統(tǒng)。同時還對測試系統(tǒng)進行了信號完整性分析。關鍵詞:測試系統(tǒng);DSP;應變力;信號完整性車輪與軌道間的作用力是評價車輛運行品質(zhì)的重要因素,能否準確及時地獲取輪軌間的作用力直接影響著車輛脫軌系數(shù)等參數(shù)的計算。應變力測試系統(tǒng)是設計列車運行狀態(tài)地面安全監(jiān)測平臺的關鍵環(huán)節(jié),本文用DSP芯片開發(fā)的測試系統(tǒng)正是針對這一需要
- 關鍵字: DSP 測試系統(tǒng) 信號完整性 應變力
基于FPGA的高速數(shù)字鎖相環(huán)的設計與實現(xiàn)
- 摘 要:本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案,并詳細介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設計的鎖相環(huán)進行計算機仿真和硬件測試,表明該方案確實可以提高鎖相環(huán)的捕獲性能。關鍵詞:數(shù)字鎖相環(huán)(DPLL);捕獲時間;FPGA;VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù),指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時間。在一些系統(tǒng)中,如跳頻通信系統(tǒng),由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次,甚至高達上萬次),要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
- 關鍵字: FPGA VHDL 捕獲時間 數(shù)字鎖相環(huán)(DPLL)
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