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動量輪模擬器的設(shè)計

  • 在衛(wèi)星姿態(tài)和軌道控制計算機(AOCC)分系統(tǒng)的設(shè)計和室內(nèi)聯(lián)調(diào)階段，為方便系統(tǒng)調(diào)試，需設(shè)計動量輪模擬器，模擬執(zhí)行機構(gòu)動量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實部件進行分系統(tǒng)的開環(huán)和閉環(huán)試驗。
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用最新工具解決FPGA設(shè)計中的時序問題

  • 　　時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時序問題。
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Verilog串口通訊設(shè)計

  • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計中已經(jīng)被廣泛使用。這種設(shè)計方式可以將以前需要多塊集成芯片的電路設(shè)計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設(shè)計的靈活性。本文詳細介紹了已在實際項目中應(yīng)用的基于FPGA的串口通訊設(shè)計。本設(shè)計分為硬件電路設(shè)計和軟件設(shè)計兩部分，最后用仿真驗證了程序設(shè)計的正確性。
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基于FPGA的視覺、聽覺誘發(fā)電位系統(tǒng)的設(shè)計

  • 誘發(fā)電位是神經(jīng)系統(tǒng)接受各種外界刺激后所產(chǎn)生的特異性電反應(yīng)。它在中樞神經(jīng)系統(tǒng)及周圍神經(jīng)系統(tǒng)的相應(yīng)部位被檢出，與刺激有鎖時關(guān)系的電位變化，具有能定量及定位的特點，往往較常規(guī)腦電圖檢查有更穩(wěn)定的效果，從而在診斷及研究神經(jīng)系統(tǒng)各部位神經(jīng)電生理變化方面，有重要作用。
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基于FPGA的SoC/IP驗證平臺的設(shè)計與應(yīng)用

  • SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計必須依靠完整的系統(tǒng)級驗證來保證其正確性?；贔PGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺，通過軟硬件協(xié)同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應(yīng)用。
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以FPGA可編程邏輯器件為設(shè)計平臺的全彩led顯示屏設(shè)計方案

  • 　介紹了一種以FPGA 可編程邏輯器件為設(shè)計平臺的、采用大屏幕全彩led 顯示屏進行全彩灰度圖像顯示的掃描控制器實現(xiàn)方案。經(jīng)過對“19 場掃描”理論灰度實現(xiàn)原理的分析，針對采用該方法實現(xiàn)的全彩LED
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采用FPGA部分動態(tài)可重構(gòu)方法的信號解調(diào)系統(tǒng)設(shè)計

  • 針對調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動態(tài)可重構(gòu)的新方法，通過對不同調(diào)制樣式信號的解調(diào)模塊的動態(tài)加載，來實現(xiàn)了不同環(huán)境下針對不同調(diào)制樣式的解調(diào)這種方式比傳統(tǒng)的設(shè)計方式具有更高的靈活性、可擴展性，并減低了成本和功耗該設(shè)計方案同時也介紹了FPGA部分動態(tài)可重構(gòu)的概念和特點，可以對其它通信信號處理系統(tǒng)設(shè)計提供一定的參考。
  • 關(guān)鍵字： 可重構(gòu)技術(shù)  解調(diào)模塊  FPGA  

高性能DC/DC轉(zhuǎn)換器應(yīng)對FPGA應(yīng)用中的供電要求

  • 最近FPGA供應(yīng)商推出的新型可編程器件進一步縮小了FPGA和ASIC之間的性能差別。盡管這類器件的可配置性對設(shè)計工程師很有吸引力，但使用這 些器件所涉及的復(fù)雜設(shè)計規(guī)則和接口協(xié)議，要求設(shè)計工程師經(jīng)過全面的培訓(xùn)，并需要進行參考設(shè)計評估、設(shè)計仿真和驗證工作。另一方面，F(xiàn)PGA應(yīng)用中非常復(fù)雜 的模擬設(shè)計，例如用于內(nèi)核、I/O、存儲器、時鐘和其它電壓軌的DC/DC穩(wěn)壓器，也要求新的解決方案。本文討論的高性能DC/DC轉(zhuǎn)換器有助于系統(tǒng)設(shè)計 工程師克服這些挑戰(zhàn)。
  • 關(guān)鍵字： 電壓軌  DC/DC  FPGA  

基于FPGA實現(xiàn)CPCI數(shù)據(jù)通信

  • 本文設(shè)計的系統(tǒng)采用PLX公司生產(chǎn)的CPCI協(xié)議轉(zhuǎn)換芯片PCI9054，通過Verilog HDL語言在FPGA中產(chǎn)生相應(yīng)的控制信號，完成對數(shù)據(jù)的快速讀寫，從而實現(xiàn)了與CPCI總線的高速數(shù)據(jù)通信。
  • 關(guān)鍵字： CPCI協(xié)議轉(zhuǎn)換  Verilog  FPGA  

基于FPGA的主從式高速數(shù)據(jù)采集與傳輸系統(tǒng)

  • 針對數(shù)據(jù)采集系統(tǒng)有信號形式多樣、實時傳輸和靈活配置的要求，介紹了一種基于FPGA的數(shù)據(jù)采集和傳輸系統(tǒng)，以及系統(tǒng)數(shù)字電路的程序設(shè)計。該系統(tǒng)以現(xiàn)場可編程邏輯陣列（FPGA）作為數(shù)據(jù)采集、預(yù)處理、組幀和傳輸?shù)目刂坪诵模ㄟ^低速串口接收控制命令，以高速USB接口向控制臺發(fā)送采集數(shù)據(jù)幀，設(shè)計了數(shù)字FIR濾波器濾除采集電路的信號干擾。
  • 關(guān)鍵字： 數(shù)字FIR濾波器  數(shù)據(jù)采集系統(tǒng)  FPGA  

基于FPGA的34位串行編碼設(shè)計

  • 為實現(xiàn)某專用接口裝置的接口功能檢測，文中詳細地介紹了一種34位串行碼的編碼方式，并基于FPGA芯片設(shè)計了該類型編碼的接收、發(fā)送電路。重點分析了電路各模塊的設(shè)計思路。電路采用SOPC模塊作為中心控制器，設(shè)計簡潔、可靠。試驗表明：該設(shè)計系統(tǒng)運行正常、穩(wěn)定。
  • 關(guān)鍵字： 串行編碼  SOPC  FPGA  

利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)

  • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進行數(shù)據(jù)傳送，并可通過使用多個并行通道達成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
  • 關(guān)鍵字： DSP  LGA  FPGA  DDM  

基于FPGA的指紋識別系統(tǒng)的設(shè)計與實現(xiàn)

  • 為了提高指紋識別系統(tǒng)的實時性和處理速度，設(shè)計和實現(xiàn)了一種基于FPGA的嵌入式指紋識別系統(tǒng)。該系統(tǒng)采用處理器結(jié)合自定義硬件邏輯的方法，以下載到FPGA的MICOBLAZE嵌入式軟核為系統(tǒng)控制模塊，運用FPGA路基單元實現(xiàn)指紋圖像的處理。
  • 關(guān)鍵字： 指紋識別  MICOBLAZE  FPGA  

CPLD/FPGA在數(shù)字通信系統(tǒng)的應(yīng)用

  • 1 引言近年來，由于微電子學(xué)和計算機技術(shù)的迅速發(fā)展，給EDA技術(shù)行業(yè)帶來了巨大的變化。 HDL（hardware description language）硬件描述語言是一種描述電路行為的
  • 關(guān)鍵字： Verilog  CPLD  FPGA  HDL  漢明碼  

基于FPGA的Canny算法的硬件加速設(shè)計

  • 由于Canny算法自身的復(fù)雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現(xiàn)了一種Canny算法的硬件加速功能。加速功能的設(shè)計是以FPGA為硬件基礎(chǔ)，并采用了流水線技術(shù)來對系統(tǒng)的結(jié)構(gòu)改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結(jié)果表明經(jīng)過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復(fù)雜圖像的邊緣。
  • 關(guān)鍵字： 流水線技術(shù)  圖像處理  FPGA  
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